作者：朱慶福，習(xí)友寶，董利芳

結(jié)合數(shù)字式頻率合成器（DDs）和集成鎖相環(huán)（PLL）各自的優(yōu)點(diǎn)，研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對(duì)該頻率合成器進(jìn)行了分析和仿真，從仿真和測(cè)試結(jié)果看，該頻率合成器達(dá)到了設(shè)計(jì)目標(biāo)。該頻率合成器的輸出頻率范圍為594～999 MHz，頻率步進(jìn)為5 Hz，相位噪聲為-91 dBc／。

DDS的參考信號(hào)由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號(hào)頻率為fDDS，頻率值由頻率控制字（FTW）控制。鎖相環(huán)（PLL）的參考信號(hào)由DDS的輸出信號(hào)驅(qū)動(dòng)。VCO的輸出頻率由PLL芯片的電荷泵（CP）輸出，并通過(guò)低通濾波器（LPF）后控制。頻率合成器的輸出信號(hào)為VCO的輸出信號(hào)。該頻率合成器通過(guò)單片機(jī)提供控制信號(hào)，以改變DDS中FTW和PLL的分頻比。

VCO輸出信號(hào)頻率與DDS輸出信號(hào)頻率間的關(guān)系為：

在圖1所示的結(jié)構(gòu)中，由于DDS模塊具有較高的頻率分辨率，所以從式（3）可以看出，理論上輸出信號(hào)具有比傳統(tǒng)結(jié)構(gòu)更高的頻率分辨率。設(shè)計(jì)中晶振頻率為400 MHz，PLL分頻比為27。由式（3）計(jì)算可知，該頻率源可以實(shí)現(xiàn)5 Hz的頻率分辨率。其中DDS的輸出頻率為22～37 MHz，所以系統(tǒng)輸出頻率范圍為594～999 MHz，達(dá)到了設(shè)計(jì)要求。

1.2 電路實(shí)現(xiàn)

對(duì)于DDS模塊，采用了AD9954芯片產(chǎn)生低頻參考信號(hào)。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的頻率控制字。在400 MHz的時(shí)鐘頻率下，輸出頻率分辨率可以達(dá)到約4．7×10-5Hz，具有14位可編程移相單元。芯片采用了先進(jìn)的：DDS技術(shù)，內(nèi)部集成14位的高性能DAC。該DAC具備優(yōu)秀的動(dòng)態(tài)性能，相位噪聲優(yōu)于-120 dBc／。

PLL模塊在該設(shè)計(jì)結(jié)構(gòu)中尤為重要。在此采用ADF4113鎖相環(huán)芯片。ADI公司研制的數(shù)字鎖相頻率合成器ADF4113，最高工作頻率可達(dá)4 GHz，主要應(yīng)用于無(wú)線射頻領(lǐng)域，用以構(gòu)成數(shù)字鎖相環(huán)，鎖定某一頻率。該電路內(nèi)部資源主要包括可編程的模分頻器：8／9，16／17，3z／33，64／65；可編程的14位參考頻率分頻器；可編程的射頻信號(hào)分頻器；3線串行總線接口；模擬和數(shù)字的鎖定狀態(tài)檢測(cè)功能。該芯片的最高鑒相頻率達(dá)到55 MHz，芯片的底噪為-171 dBc／。

2 電路分析與仿真

為了分析和*估提出的頻率綜合器性能，采用ADISimPLL軟件對(duì)該方案的相位噪聲模擬仿真。仿真結(jié)果如圖4，圖5所示。這里給出頻率為810 MHz，環(huán)路帶寬為120 kHz的相位噪聲仿真圖形以及鎖定時(shí)間圖形，從圖中可以看出，該方案滿足了設(shè)計(jì)目標(biāo)的要求。

3 實(shí)驗(yàn)及測(cè)量結(jié)果

為了檢驗(yàn)文中給出的頻率綜合器性能，使用Agi-lent E4401B對(duì)掃頻源的相位噪聲、雜散進(jìn)行測(cè)量，測(cè)量結(jié)果如圖6～圖8所示。594“999 MHz包含了很多頻點(diǎn)，測(cè)試時(shí)選擇了一系列較有代表性的點(diǎn)進(jìn)行測(cè)量，限于篇幅，這里給出810 MHz頻點(diǎn)相位噪聲和雜散的測(cè)量結(jié)果。由圖可見(jiàn)，相噪為-92 dBc／。

4 結(jié)語(yǔ)

介紹了一種采用DDS激勵(lì)PLL的頻率合成器，有效地克服了寬帶系統(tǒng)中DDS輸出頻率較低和PLL頻率分辨率低的缺點(diǎn)。取長(zhǎng)補(bǔ)短實(shí)現(xiàn)頻率合成，實(shí)現(xiàn)了單一技術(shù)難以達(dá)到的效果。

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