一、簡介部分

Zynq是由兩個(gè)主要部分組成的：一個(gè)是由雙核 ARM CortexA9 構(gòu)成的處理系統(tǒng) （PS），另一個(gè)是等價(jià)于一片 FPGA 的可編程邏輯 （PL）。它還具有集成的存儲器、各種外設(shè)和高速通信接口。這個(gè)架構(gòu)實(shí)現(xiàn)了工業(yè)標(biāo)準(zhǔn)的 AXI 接口，在芯片的兩個(gè)部分之間實(shí)現(xiàn)了高帶寬、低延遲的連接。

PL 部分用來實(shí)現(xiàn)高速邏輯、算術(shù)和數(shù)據(jù)流子系統(tǒng)是很理想的，而 PS 支持軟件程序或操作系統(tǒng)，具有固定的架構(gòu)，承載了處理器和系統(tǒng)存儲區(qū)。這就意味著任何被設(shè)計(jì)的系統(tǒng)的整個(gè)功能可以恰當(dāng)?shù)卦谟布蛙浖g做出劃分。

PL 和 PS 之間的鏈接采用了工業(yè)標(biāo)準(zhǔn)的高級可擴(kuò)展接口（Advanced eXtensible Interface，AXI）連接方式。這兩部分可以單獨(dú)使用，也可以合起來用，而且實(shí)際上供電電路被設(shè)計(jì)成獨(dú)立給每個(gè)部分供電，這樣 PS 或 PL 部分不被使用的話就可以被斷電。

二、處理器系統(tǒng)部分（PS）

作為處理器系統(tǒng)的基礎(chǔ)，所有的芯片都包含了一顆雙核 ARM Cortex-A9 處理器。這是一顆“ 硬 ”處理器 —— 它是芯片上專用而且優(yōu)化過的硅片元件。Xilinx 的MicroBlaze這樣的“軟” 處理器，是由可編程邏輯部分的單元組合而成的。

也就是說，一個(gè)軟處理器的實(shí)現(xiàn)和部署在 FPGA 的邏輯結(jié)構(gòu)里的任何其他 IP 核是等價(jià)的。一般來說，軟處理器的優(yōu)勢是處理器實(shí)例的數(shù)量和精確實(shí)現(xiàn)是靈活的。從另一方面來說，硬處理器可以獲得相對較高的性能，Zynq 的 ARM 處理器正是如此。

Zynq 的處理器系統(tǒng)里并非只有 ARM 處理器，還有一組相關(guān)的處理資源，形成了一個(gè)應(yīng)用處理器單元 （Application Processing Unit，APU） ，另外還有擴(kuò)展外設(shè)接口、cache 存儲器、存儲器接口、互聯(lián)接口和時(shí)鐘發(fā)生電路 。下圖是 PS 部分架構(gòu)框圖，其中高亮的部分就是 APU。

2.1 應(yīng)用處理單元（APU）

APU 主要是由兩個(gè) ARM 處理核組成的：最高工作頻率1GHz；

一個(gè) NEONTM 媒體處理引擎（Media Processing Engine，MPE）和浮點(diǎn)單元 （Floating Point Unit，F(xiàn)PU）；

一個(gè)內(nèi)存管理單元 （MemoryManagement Unit，MMU）；在虛擬地址和物理地址之間做翻譯；

一個(gè)一級 cache 存儲器（分為指令和數(shù)據(jù)兩個(gè)部分）APU 里還有一個(gè)二級 cache 存儲器;高速緩沖，在CPU與內(nèi)存儲器之間；

片上存儲器 （On Chip Memory，OCM）；

一致性控制單元 （Snoop Control Unit，SCU）；在ARM和二級cache，OCM之間形成橋連接；

2.2 處理器系統(tǒng)外部接口

Zynq PS 實(shí)現(xiàn)了眾多接口，既有 PS 和 PL 之間的，也有 PS 和外部部件之間的。

（1）PS和外部接口之間的通信

PS 和外部接口之間的通信主要是通過復(fù)用的輸入 / 輸出（ Multiplexed Input/Output，MIO）實(shí)現(xiàn)的，它提供了可以做靈活配置的 54 個(gè)引腳，這表明外部設(shè)備和引腳之間的映射是可以按需定義的。

三、可編程邏輯部分（PL）

Zynq 架構(gòu)的第二個(gè)主要部分是可編程邏輯。這是基于 Artix-7 和 Kintex-7的 FPGA 組件的。

3.1 邏輯部分

PL 主要是由通用 FPGA 邏輯部分組成的，這個(gè) FPGA 是由邏輯片（slice）和可配置邏輯塊 （Configurable Logic Block，CLB）組成的，另外還有用于接口的輸入/輸出塊 （Input/ Output Block，IOB）

? 可配置邏輯塊 （CLB） — CLB 是邏輯單元的小規(guī)模、普通編組，在 PL 中排列為一個(gè)二維陣列，通過可編程互聯(lián)連接到其他類似的資源。每個(gè) CLB 里包含兩個(gè)邏輯片（slicem或slicel），并且緊鄰一個(gè)開關(guān)矩陣。

? 片 （Slice） — CLB 里的一個(gè)子單元，里面有實(shí)現(xiàn)組合和時(shí)序邏輯電路的資源。Zynq 的片是由 4 個(gè)查找表、8 個(gè)觸發(fā)器和其他一些邏輯所組成的。

? 查找表 （Lookup Table，LUT） — 一個(gè)靈活的資源，可以實(shí)現(xiàn)： 1.至多 6個(gè)輸入的邏輯函數(shù)；2.一小片只讀存儲器 （ROM）；3.一小片隨機(jī)訪問存儲器 （RAM）；4.一個(gè)移位寄存器。LUT 可以按需組合起來形成更大的邏輯函數(shù)、存儲器或移位寄存器。

? 觸發(fā)器（Flip-flop，F(xiàn)F） — 一個(gè)實(shí)現(xiàn) 1 位寄存的時(shí)序電路，帶有復(fù)位功能。FF 的一種用處是實(shí)現(xiàn)鎖存。

? 開關(guān)矩陣 （Switch Matrix） — 每個(gè) CLB 旁都有一個(gè)開關(guān)矩陣，實(shí)現(xiàn)靈活的布線功能來1.連接 CLB 內(nèi)的單元；2.把一個(gè) CLB 與 PL 內(nèi)的其他資源連接起來。

? 進(jìn)位邏輯 （Carry Logic） — 算術(shù)電路需要在相鄰的片之間傳遞信號，這就是通過進(jìn)位邏輯來實(shí)現(xiàn)的。進(jìn)位邏輯把布線和復(fù)用器組成鏈條來連接一個(gè)垂直列上的片。

? 輸入 / 輸出塊 （Input/Output Blocks，IOB） — IOB 實(shí)現(xiàn)了 PL 邏輯資源之間的對接，并且提供物理設(shè)備 “ 焊盤 ” 來連接外部電路。每個(gè) IOB 可以處理一位的輸入或輸出信號。IOB 通常位于芯片的周邊。

盡管邏輯部分的內(nèi)部結(jié)構(gòu)知識對于設(shè)計(jì)者是有用的，但是大多數(shù)情況下并不需要專門地指定這些資源 ——Xilinx 工具會(huì)自動(dòng)根據(jù)設(shè)計(jì)來安排所需的 LUT、 FF、IOB 等，然后做好相應(yīng)的映射。但我還是覺得對底層的電路結(jié)構(gòu)有一個(gè)清楚的認(rèn)識，對以后的學(xué)習(xí)會(huì)有很大的幫助。

3.2 特殊資源：DSP48E1和塊RAM

除了通用的部分，還有兩個(gè)特殊用途的部件：滿足密集存儲需要的塊 RAM 和用于高速算術(shù)的 DSP48E1 片。這兩個(gè)資源都按列排列集成在邏輯陣列中，嵌入在邏輯部分中，而且往往彼此靠近 （因?yàn)槊芗?jì)算和在內(nèi)存中存儲數(shù)據(jù)往往是緊密聯(lián)系的運(yùn)算）。

每個(gè)塊 RAM 可以存儲最多 36KB 的信息，并且可以被配置為一個(gè) 36KB 的 RAM 或兩個(gè)獨(dú)立的 18KB RAM。默認(rèn)的字寬是 18 位，這樣的配置下每個(gè) RAM 含有 2048 個(gè)存儲單元2Kx18位。RAM 還可以被 “ 重塑 ” 來包含更多更小的單元（比如 4096 個(gè)單元 x9 位，或 8192x位），或是另外做成更少更長的單元（如 1024 單元 x36 位，512x72 位） 。把兩個(gè)或多個(gè)塊 RAM 組合起來可以形成更大的存儲容量。它們可實(shí)現(xiàn) RAM、ROM 和先入先出 （First In First Out，F(xiàn)IFO）緩沖器，同時(shí)還支持糾錯(cuò)編碼 （Error Correction Coding，ECC）塊 RAM 往往還能用芯片所支持的最高時(shí)鐘頻率來工作。

分布式 RAM （Distributed RAM） ，這是用邏輯部分里的 LUT 來搭建的。用分布式 RAM 實(shí)現(xiàn)小存儲器往往是有優(yōu)勢的，既是因?yàn)橘Y源利用率，也是因?yàn)檫@樣的布局更靈活 （分布式存儲可以靠近與之相互作用的部件，這樣也就能有更快的時(shí)序性能）。

（2）DSP48E1

邏輯部分里的 LUT 可以用來實(shí)現(xiàn)任意長度的算術(shù)運(yùn)算，但是最合適的是做短字長的算術(shù)運(yùn)算 （長字長的算術(shù)電路會(huì)在邏輯片中占據(jù)較大的空間，這樣的布局和布線因素會(huì)使得時(shí)鐘頻率是次優(yōu)的）。

DSP48E1是專門用于實(shí)現(xiàn)對長字長信號的高速算術(shù)運(yùn)算的邏輯片。這些都是專用的硅片資源，并且在邏輯單元內(nèi)主要包含了預(yù)加法器/減法器乘法器和后加法器/減法器。

四、處理器系統(tǒng)與可編程邏輯的接口

Zynq 的表現(xiàn)不僅僅依賴于它的兩個(gè)組成部分 PS 和 PL 的特性，還在于能把兩者協(xié)同起來形成完整、集成的系統(tǒng)的能力。這其中起關(guān)鍵作用的，是一組高度定制的 AXI 互聯(lián)和接口用來在兩個(gè)部分之間形成橋梁。

4.1 AXI標(biāo)準(zhǔn)

AXI 表示的是高級可擴(kuò)展接口 （Advanced eXtensible Interface）AXI 總線可以靈活使用，而且一般情況下是用來在一個(gè)嵌入式系統(tǒng)中連接處理器和其他 IP 核的。實(shí)際上有三類 AXI4，每一類代表了一種不同的總線協(xié)議，下面會(huì)有總結(jié)。對于一個(gè)特定的連接選擇哪個(gè) AXI 總線協(xié)議是基于那個(gè)連接所需的特性的。

? AXI4 — 用于存儲映射鏈接，它支持最高的性能：通過一簇高達(dá) 256 個(gè)數(shù)據(jù)字 （或 “ 數(shù)據(jù)拍 （data beats）”）的數(shù)據(jù)傳輸來給定一個(gè)地址。

? AXI4-Lite — 一種簡化了的鏈接，只支持每次連接傳輸一個(gè)數(shù)據(jù)（非批量） 。AXI4-Lite也是存儲映射的：這種協(xié)議下每次傳輸一個(gè)地址和單個(gè)數(shù)據(jù)。

? AXI4-Stream — 用于高速流數(shù)據(jù)，支持批量傳輸無限大小的數(shù)據(jù)。沒有地址機(jī)制，這種總線類型最適合源和目的地之間的直接數(shù)據(jù)流 （非存儲器映射）

4.2 AXI互聯(lián)接口

在 PS 和 PL 之間的主要連接是通過一組 9 個(gè) AXI 接口，每個(gè)接口有多個(gè)通道組成。這些形成了 PS 內(nèi)部的互聯(lián)以及與 PL 的連接。

? 互聯(lián)（Interconnect） — 互聯(lián)實(shí)際上是一個(gè)開關(guān)，管理并直接傳遞所連接的AXI 接口之間的通信。在 PS 內(nèi)有幾個(gè)互聯(lián)， 其中有些還直接連接到 PL ，而另一些是只用于內(nèi)部連接的。這些互聯(lián)之間的連接也是用 AXI 接口所構(gòu)成的。

? 接口 （Interface） — 用于在系統(tǒng)內(nèi)的主機(jī)和從機(jī)之間傳遞數(shù)據(jù)、地址和握手信號的點(diǎn)對點(diǎn)連接。

? 通用 AXI（General Purpose AXI） — 一條 32 位數(shù)據(jù)總線，適合 PL 和 PS 之間的中低速通信。接口是透傳的不帶緩沖?？偣灿兴膫€(gè)通用接口：兩個(gè) PS 做主機(jī)，另兩個(gè) PL 做主機(jī)。在PS-PL Configuration中的GP Master/Slave AXI Interface中可以啟用該接口

? 加速器一致性端口（Accelerator Coherency Port） — 在 PL 和 APU 內(nèi)的 SCU之間的單個(gè)異步連接，總線寬度為 64 位。這個(gè)端口用來實(shí)現(xiàn) APU cache 和 PL的單元之間的一致性。PL 是做主機(jī)的。ACP接口允許對PL主機(jī)進(jìn)行低延遲訪問，帶有可選的coherency和L1、L2緩存。從系統(tǒng)角度來看，ACP接口具有與APU CPU類似的連通性，因此ACP可以直接在APU塊爭取資源。在PS-PL Configuration中的ACP Slave AXI Interface中可以啟用該接口

? 高性能端口（High Performance Ports） — 四個(gè)高性能 AXI 接口，帶有 FIFO緩沖來提供 “ 批量 ” 讀寫操作，并支持 PL 和 PS 中的存儲器單元的高速率通信。數(shù)據(jù)寬度是 32 或 64 位，在所有四個(gè)接口中 PL 都是做主機(jī)的。4個(gè)AXI_HP接口為PL總線主程序提供了到DDR和OCM內(nèi)存的高帶寬數(shù)據(jù)通道，每個(gè)接口有兩個(gè)用于讀寫通信的FIFO緩沖區(qū)。內(nèi)存互連的PL將高速AXI_HP端口布線到兩個(gè)DDR內(nèi)存端口或OCM。AXI_HP接口也可以用作AXI_FIFO接口，利用其緩沖能力。簡而言之，這種接口為PL主機(jī)和PS內(nèi)存（DDR或OCM）之間提供了一種高吞吐量數(shù)據(jù)通道。在PS-PL Configuration中的HP Slave AXI Interface中可以啟用這些接口。

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