芯片設(shè)計(jì)之前端設(shè)計(jì)

1. 規(guī)格制定，芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計(jì)公司（稱為Fabless，無晶圓設(shè)計(jì)公司）提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

2. 詳細(xì)設(shè)計(jì)，F(xiàn)abless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

3. HDL編碼，使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級(jí)）代碼。

4. 仿真驗(yàn)證，仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計(jì)是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。 設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。仿真驗(yàn)證工具Synopsys的VCS，還有Cadence的NC-Verilog。

5. 邏輯綜合――Design Compiler，仿真驗(yàn)證通過，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級(jí)網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時(shí)序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時(shí)序，面積上是有差異的。

6. STA，Static Timing Analysis（STA），靜態(tài)時(shí)序分析，這也屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問題。

7. 形式驗(yàn)證，這也是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒有改變?cè)菻DL描述的電路功能。

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