芯片封裝的發(fā)展趨勢

自1965年第一個半導體封裝發(fā)明以來，半導體封裝技術發(fā)展迅速，經(jīng)歷了四個發(fā)展階段，已衍生出數(shù)千種不同的半導體封裝類型。如圖1所示這四個階段依次為：(1)通孔直插時代，DIP封裝工藝成熟、操作簡單，雖然市場需求呈緩慢下降的趨勢，但今后仍有巨大的市場空間;(2)表面貼裝時代，兩邊或四邊引線封裝技術，如SOP、PLCC、QFP、QFN、DFN 等，此類封裝已發(fā)展成熟，由于其引腳密度大大增加且可實現(xiàn)較多功能，應用非常普遍，未來總體規(guī)模將保持穩(wěn)定;(3)面積陣列封裝時代，封裝技術如WLCSP、BGA、LGA、CSP 等，此類封裝技術含量較高、集成度更高，市場處于快速增長階段;(4)2.5D/3D封裝時代，如Interposer、TSV、3DIC、INFO、SIP、MCM等先進封裝技術，此類封裝在提高封裝密度和降低功耗方面有著優(yōu)異表現(xiàn)，將迎來巨大的市場空間。

圖1 芯片封裝發(fā)展趨勢

封裝仿真設計挑戰(zhàn)

封裝技術的發(fā)展趨勢主要向著高密度封裝、高可靠性封裝和低成本方向發(fā)展，而其封裝的芯片工作頻率越來越高、工作電壓越來越低，致使封裝的設計難度也越來越大，主要體現(xiàn)在信號完整性設計、電源完整性設計、電磁干擾設計、可靠性設計等，以下會分析其中最典型的三種設計挑戰(zhàn)。

高速信號高精度通道建模的挑戰(zhàn)

當信號工作頻率較低時，由鍵合線、引腳、框架、焊球、傳輸線、過孔、焊盤等組成的互連結構只需使用簡單的工具計算其集總參數(shù)就可完成整條通道的性能評估。隨著信號工作頻率的提高，信號在通道中傳輸表現(xiàn)出電磁波特性，工程師必須通過3D全波電磁仿真工具提取整條通道的S參數(shù)才能精確評估通道的性能。在當前的封裝類型中，高速通道類型較多，比如高速SerDes接口，DDRx接口等，這些高速信號通道在封裝內(nèi)的結構具有走線密度大、結構復雜等特點。為了準確提取通道的S參數(shù)，仿真工具必需具有足夠精準的求解引擎，同時還要具備任意三維結構的求解能力。

低電壓大電流對電源完整性的設計挑戰(zhàn)

芯片與系統(tǒng)高密度、小型化的發(fā)展需求，導致封裝基板與PCB設計空間壓縮，沒有足夠的空間留給電源通道，繼而提升了壓降和通流的風險。同時也沒有足夠空間布局去耦電容，信號更易受到電源干擾;其次，芯片與系統(tǒng)低功耗的發(fā)展需求，促使低電壓、大電流的應用越來越普及，也帶來了更大的DC壓降和AC噪聲;最后，信號速率的提高又要求更加穩(wěn)定和干凈的電源。以上問題都給電源完整性設計帶來了極大的挑戰(zhàn)，設計者必須借助先進的EDA工具對PDN系統(tǒng)進行精確的評估和優(yōu)化，以保障系統(tǒng)正常運行。

封裝與PCB的協(xié)同仿真挑戰(zhàn)

通常情況下，封裝設計和PCB設計是由兩個團隊獨立完成的，這使得系統(tǒng)最后組裝時，盡管封裝和PCB都已經(jīng)經(jīng)仔細設計，但因為實際應用環(huán)境與前期設計環(huán)境的差異導致系統(tǒng)工作仍無法達到預期的效果。尤其是封裝設計需要考慮多種因素，包括工藝、結構、材料、散熱等，如何把握封裝結構的各種寄生效應成為制約設計成功的關鍵因素，這需要準確地抽取封裝結構的電氣性能。一方面，芯片設計部門和系統(tǒng)設計部門會要求封裝部門提供封裝的電性能參數(shù)，如RLCG 或S 參數(shù)模型，結合封裝寄生效應進行系統(tǒng)分析;另一方面，封裝設計人員也需要根據(jù)芯片和系統(tǒng)分析的結果進行設計優(yōu)化，對寄生效應做出必要的優(yōu)化，從而最大限度地減少設計迭代，在有限的設計周期內(nèi)完成高質(zhì)量的設計。如果能夠?qū)⒎庋b文件和PCB文件統(tǒng)一到同一工程中進行優(yōu)化設計，同時評估封裝與PCB的綜合性能，將有效提高設計仿真效率和產(chǎn)品迭代效率。

芯和半導體封裝SI/PI仿真解決方案

本文討論的封裝類型主要涵蓋了基板封裝(如FCBGA、PoP、FCCSP、FCLGA、WBBGA、WBLGA、SIP等)、引線框架封裝(如QFN、QFP等)和晶圓級封裝(如WLCSP、WLFO等)。芯和半導體的的封裝SI/PI仿真解決方案包含了Hermes 3D和Hermes PSI兩款EDA工具，可以準確提取封裝內(nèi)高速信號通道的S參數(shù)，可以準確評估封裝內(nèi)PDN系統(tǒng)的直接壓降和交流阻抗，幫忙用戶從信號完整和電源完整性兩個維度精確評估封裝性能。下面我們針對這三點進行深入地探討：

圖2 封裝SI/PI仿真解決方案

高速信號通道S參數(shù)提取方法

封裝內(nèi)高速信號通道存在焊球、鍵合線、引腳、框架等復雜結構，布線空間有限，通道內(nèi)的參考平面不完整等因素，這些造成封裝仿真建模難度大、電磁環(huán)境復雜的特點。芯和半導體的Hermes 3D是一款三維全波電磁仿真工具，它可以支持主流ECAD工具輸出的版圖文件自動導入，無需手動創(chuàng)建3D模型。針對模型切割和添加端口這兩個操作，Hermes 3D都提供的自動流程大幅提高了工程師的建模效率。Hermes 3D采用自適應網(wǎng)格剖分技術和有限元算法，可以確保對任意三維結構在任意頻段都具備較高的求解精度。

圖3 Hermes 3D S參數(shù)提取流程

圖4是以FCBGA封裝中的PCIE接口為例，對高速信號通道S參數(shù)提取方法做詳細展示。本次案例提取4對PCIE走線，提取頻段設置為0~60GHz。

圖4 FCBGA PCIE接口仿真示例

另外，WBBGA封裝、晶圓級封裝和框架類封裝的高速信號通道S參數(shù)提取案例如圖5、圖6和圖7所示。

圖5 WBBGA封裝建模仿真示例

圖6 INFO封裝建模仿真示例

圖7 QFN封裝建模仿真示例

封裝電源完整性評估方法

穩(wěn)定、干凈的電源是芯片工作的基本保障。在實際電路中，電源走線、地走線、去耦電容等構成的PDN網(wǎng)絡，由于其自身RLC寄生參數(shù)的存在，會產(chǎn)生直流壓降與交流噪聲。圖8 顯示了一個完整PDN網(wǎng)絡模型，在整個PDN網(wǎng)絡中，芯片、封裝、PCB、VRM都會影響PDN的性能。PDN網(wǎng)絡優(yōu)化是一個系統(tǒng)工程，通常兆赫茲級別的去耦由PCB上的Bulk電容和陶瓷電容來負責，百兆赫茲頻段的去耦由封裝基板的濾波電容來負責，吉赫茲以上的高頻噪聲去耦由芯片內(nèi)部負責。

圖8 PDN網(wǎng)絡模型

芯和半導體的Hermes PSI是一款專注封裝與板級電源完整性分析的工具，包括直流壓降分析和交流阻抗分析兩大功能模塊。直流壓降分析可以供工程師快速分析電源的直流效應，以檢查直流電壓降、電流走向及電流密度分布情況，優(yōu)化電源路徑中可能存在的瓶頸。交流阻抗分析可以計算封裝基板與PCB的PDN阻抗，自動優(yōu)化去耦電容。

圖9是使用Hermes PSI對FCBGA封裝基板進行直流壓降分析的完整流程和仿真結果。

圖9 封裝基板直流壓降分析流程

封裝與PCB協(xié)同仿真方法

Hermes 3D可以將封裝基板文件和PCB文件同時導入。設計者通過Attach Design流程，如圖10，將仿真文件與PCB文件通過焊球連接，創(chuàng)建完整的通道模型。工程師可以同時評估封裝和PCB的電氣性能，使得仿真環(huán)境更加接近真實的系統(tǒng)應用環(huán)境。

圖10 封裝與PCB協(xié)同建模

圖11 封裝與PCB協(xié)同仿真示例

另外，封裝與PCB放在同一個系統(tǒng)來仿真，必然帶來計算量激增，仿真周期將會被拉長。在Hermes 3D中，仿真支持多機多核并行求解技術，該技術將寬帶掃頻頻點分配到多個處理器或計算機求解，自動生成掃頻結果，減少了寬帶頻域求解的總仿真時間，大幅提高仿真效率。

圖12 頻譜分解技術

總結本文從封裝的發(fā)展趨勢入手，介紹了封裝仿真設計時所面臨的多種挑戰(zhàn)，即高速信號高精度通道的建模挑戰(zhàn)，低電壓大電流對電源完整的設計挑戰(zhàn)，封裝與PCB的協(xié)同仿真挑戰(zhàn)。芯和半導體針對這些挑戰(zhàn)提供了一套完整SI/PI仿真解決方案：Hermes 3D借助自適應網(wǎng)格剖分和有限元算法這兩大核心技術可以準確提供封裝內(nèi)高速信號通道的S參數(shù);Hermes PSI集成直流壓降分析模塊和AC阻抗分析模塊可以有效應對低電壓大電流場景的電源完整性評估與優(yōu)化;為了使仿真場景更加貼近系統(tǒng)實際應用場景，Hermes 3D可以同時導入封裝基板文件和PCB文件進行協(xié)同仿真，HPC技術的加持可以大幅提高Hermes 3D求解大模型的能力。

原文標題：【解決方案】封裝SI/PI仿真解決方案

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審核編輯：湯梓紅