在對(duì)XilinxFPGA設(shè)計(jì)進(jìn)行功耗評(píng)估時(shí)，都要用到XPE（XilinxPower Estimator）。從2015.4版本開(kāi)始，針對(duì)UltraScale/UltraScale+器件，F(xiàn)anout被RoutingComplexity所取代，以獲取更為精確的的評(píng)估結(jié)果，如下圖所示。

在老版本的XPE中，對(duì)于動(dòng)態(tài)功耗，需要準(zhǔn)確填入扇出以估計(jì)布線資源的使用率。這里有一個(gè)假設(shè)：扇出越大，消耗的布線資源就越多。這會(huì)帶來(lái)一個(gè)問(wèn)題：如果一個(gè)設(shè)計(jì)中的短線或長(zhǎng)線用得比較多，那么評(píng)估的布線模型就與實(shí)際布線結(jié)果不同。為了補(bǔ)償這個(gè)差異，從2015.4版本開(kāi)始，用物理實(shí)現(xiàn)的Routing Complexity取代了邏輯定義的扇出。 那么Routing Complexity是什么含義呢？

RoutingComplexity實(shí)際反映的是每個(gè)logic cell使用的布線資源的平均數(shù)目。此值越大說(shuō)明布線擁塞程度越高。典型值為8（也是默認(rèn)值），可滿(mǎn)足大部分設(shè)計(jì)的需求。同時(shí)，應(yīng)將此值控制在5~15之間，過(guò)高（超過(guò)15）或過(guò)低（小于5）都不合適。例如，對(duì)于一個(gè)全局復(fù)位信號(hào)，其扇出非常大，導(dǎo)致RoutingComplexity可能超過(guò)20，畢竟這個(gè)net需要到達(dá)芯片幾乎所有的邏輯單元。但這種情況是比較罕見(jiàn)的。另一方面，某個(gè)net扇出為1，并且源端和目的端在同一個(gè)SLICE，那么Routing Complexity就會(huì)非常低。這種情況也是非常罕見(jiàn)的。 在填寫(xiě)RoutingComplexity時(shí)，需要考慮如下幾個(gè)因素：扇出、芯片規(guī)模、設(shè)計(jì)的資源利用率、綜合或布局布線跟Floorplan相關(guān)的選項(xiàng)。 另一方面，如果我們已經(jīng)有一個(gè)現(xiàn)成的設(shè)計(jì)，并完成了布局布線，那么可以在Vivado下利用命令report_power生成.xpe，并將該文件導(dǎo)入到XPE中，相應(yīng)的Routing Complexity的值就會(huì)被反標(biāo)到XPE里，這樣可獲得較為精確的RoutingComplexity。

審核編輯 ：李倩