在高速數(shù)字信號(hào)中，PCB布線的目的，就是保證接收端能夠正確接收到發(fā)射端的信號(hào)。正確體現(xiàn)在兩個(gè)方面：

(1)如果設(shè)計(jì)到時(shí)鐘的話，需要保證時(shí)序的正確性；

(2)波形幅度需要符合要求，因?yàn)閿?shù)字信號(hào)一般對(duì)大于VIH的電平判別為高，低于VIL的電平判別為地。所以，當(dāng)幅度處于VIL~VIH之間的話，則無(wú)法判斷。

總之，我們希望PCB布線不會(huì)影響到信號(hào)的波形。

微帶線失配，會(huì)產(chǎn)生反射，導(dǎo)致波形失真，如下圖所示。藍(lán)線為負(fù)載端輸出信號(hào)，紅線為源輸出信號(hào)。接收端信號(hào)產(chǎn)生振鈴。

以下例子是比較合理的假設(shè)，因?yàn)橐话鉉MOS的輸出阻抗為10~30ohm，而CMOS的輸入一般呈容性，容值為5~15pF。

微帶線終端負(fù)載對(duì)信號(hào)波形的影響

終端負(fù)載為開路

如下圖所示，可以看到，當(dāng)負(fù)載為開路時(shí)，其接收端的信號(hào)，會(huì)先產(chǎn)生振鈴，然后再穩(wěn)定在5V。而在振鈴處，最高電壓能到11V，最低值在1V左右，高壓可能導(dǎo)致芯片的損壞，低壓可能導(dǎo)致芯片的誤判。

這些振鈴的產(chǎn)生，是因?yàn)樾盘?hào)在負(fù)載端和源端不斷地來(lái)回反射，疊加產(chǎn)生的。所以，Γs和ΓL的符號(hào)的不同，還會(huì)影響疊加信號(hào)的波形。

終端負(fù)載為容性負(fù)載

假設(shè)源端做了串聯(lián)匹配。源端信號(hào)為0上升時(shí)間的理想階躍信號(hào)，電容在剛開始時(shí)，看上去為短路，然后緩慢地變成開路。電容會(huì)引入額外的時(shí)延。

匹配策略

反射會(huì)引起信號(hào)失真，而源端和終端的失配會(huì)引起反射。那想緩解信號(hào)的失真，有效的手段，就是進(jìn)行匹配。

串聯(lián)匹配

一般來(lái)說(shuō)，典型的CMOS的輸出阻抗都小于PCB的特征阻抗，所以可以在PCB線上加一個(gè)電阻，使得Rs+R=Zc，這樣，在源端沒有反射。

這種匹配方式，即為串聯(lián)匹配。

在串聯(lián)匹配的情況下，源端輸出到微帶線的電壓為V0/2，而終端負(fù)載一般為開路或者類似開路，所以負(fù)載反射系數(shù)為1，因此在負(fù)載處的電壓為V0/2+V0/2=V0,信號(hào)完整性很好。

而且，對(duì)于開路負(fù)載，沒有電流流入該電阻，所以不額外耗散功率。

并聯(lián)匹配

并聯(lián)匹配，即在負(fù)載端并聯(lián)一電阻R，使得負(fù)載阻抗為Zc。

并聯(lián)匹配下，接收到的電壓會(huì)比發(fā)射端的電壓小，因?yàn)椴⒙?lián)匹配時(shí)，沒有負(fù)載反射來(lái)提高輸入波形的電壓。而且，即使對(duì)于開路負(fù)載，并聯(lián)電阻上也會(huì)有電流，因此匹配負(fù)載會(huì)消耗功率。

那什么時(shí)候，可以不care微帶線的長(zhǎng)度，而且不需要做匹配呢？

假設(shè)脈沖信號(hào)的上升時(shí)間為τr,則該脈沖對(duì)應(yīng)的主要頻譜帶寬為

想要微帶線的尺寸可以忽略，則需要其長(zhǎng)度小于傳輸信號(hào)最大頻率時(shí)對(duì)應(yīng)波長(zhǎng)的十分之一。

即

所以，當(dāng)微帶線的長(zhǎng)度和傳輸信號(hào)的上升沿時(shí)間有如下關(guān)系時(shí)，微帶線上的任意失配基本不會(huì)造成信號(hào)的失真。

參考文獻(xiàn)：

CLAYTON R. PAUL Introduction to electromagnetic compatibility

審核編輯 ：李倩