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m序列簡介及性質(zhì)說明

FPGA設(shè)計論壇 ? 來源:FPGA設(shè)計論壇 ? 作者:FPGA設(shè)計論壇 ? 2022-08-15 09:36 ? 次閱讀
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1.m序列簡介

m序列是目前廣泛應(yīng)用的一種偽隨機(jī)序列,其在通信領(lǐng)域有著廣泛的應(yīng)用,如擴(kuò)頻通信,衛(wèi)星通信的碼分多址,數(shù)字?jǐn)?shù)據(jù)中的加密、加擾、同步、誤碼率測量等領(lǐng)域。m序列在所有的偽隨機(jī)序列里面的地位是最基礎(chǔ)同樣也是最重要的。它的特點就是產(chǎn)生方便快捷,有很強(qiáng)的規(guī)律特性,同時自相關(guān)性、互相關(guān)特性也很好。在IS-95的反向信道中,選擇了m序列的PN碼作為地址碼,利用不同相位m序列幾乎正交的特性來為每個用戶的業(yè)務(wù)信道分配了一個相位 。簡單來說,n級反饋移位寄存器的狀態(tài)最多由2^n 個,同時,在線性的反饋移位寄存器中,全“0”狀態(tài)永不改變,所以也就是說,它的最長的周期就是 2^n - 1。

由于反饋的存在,移存器的輸入端受控地輸入信號。不難看出,若初始狀態(tài)為全“0”,則移位后得到的仍為全“0”,因此應(yīng)避免出現(xiàn)全“0”狀態(tài),又因為n級移存器共有2n-1種可能的不同狀態(tài),除全“0”狀態(tài)外,剩下2n-1種狀態(tài)可用。每移位一次,就出現(xiàn)一種狀態(tài),在移位若干次后,一定能重復(fù)出現(xiàn)前某一狀態(tài),其后的過程便周而復(fù)始了。反饋線位置不同將出現(xiàn)不同周期的不同序列,我們希望找到線性反饋的位置,能使移存器產(chǎn)生的序列最長,即達(dá)到周期P=2^n-1。

2.m序列性質(zhì)

周期為2^n-1的m序列由以下幾個特點:

①隨機(jī)性

在m序列的一個周期中,0和1出現(xiàn)概率大致相同,0碼只比1碼多一個。

②移位可加性

某個周期為p的m序列與其經(jīng)任意延遲移位后的序列模2相加后,其結(jié)果仍是周期為p的m序列,只是原序列某次延遲移位后的序列。

③預(yù)先可確定性

m序列是由移位寄存器的初始狀態(tài)和反饋網(wǎng)絡(luò)唯一確定的。

④游程特性

序列中取值相同的相繼元素稱為一個游程。游程長度指的是游程中元素的個數(shù)。在m序列中,一共有個游程。其中長度為1的游程占總游程數(shù)的一半;長度為2的游程占總游程的1/4;長度為k的游程占總游程數(shù)的,且在長度為k的游程中,連0與連1的游程數(shù)各占一半。另外,還有一個長度為n的1游程和一個長度為(n一1)的0游程。

3.線性移位反饋寄存器的結(jié)構(gòu)圖如下:

0e5314b4-1c2a-11ed-ba43-dac502259ad0.png

0e64eb9e-1c2a-11ed-ba43-dac502259ad0.png

①ci的值決定了反饋線的連接狀態(tài);

②在上式和后面的公式中都將“”簡寫為“+”;

③式中xi本身并無實際意義,它僅指明其系數(shù)是ci的值。

④特征方程f(x)決定了一個線性反饋移存器的結(jié)構(gòu),從而決定了它產(chǎn)生的序列的構(gòu)造和周期。

4.本原多項式

使一個線性反饋移存器產(chǎn)生最長周期序列的充分必要條件是其特征方程f(x)為本原多項式,最長周期為2^n-1。

本原多項式是指滿足下列條件的多項式:

①是既約的,即不能分解因子的;

② 可以整除(x^m + 1),m = 2^n – 1;即是( x^m + 1 )的一個因子;

③ 除不盡( x^q+ 1 ),q < m。

常用本原多項式:(最高位和最低位系數(shù)必須都是1),同時n也是多項式最高項的次數(shù)和LFSR寄存器個數(shù);

0e7221f6-1c2a-11ed-ba43-dac502259ad0.png

示例如下:

表示上式中僅x0, x1,和x4的系數(shù)c0 = c1 = c4 = 1,而其余系數(shù)c2 = c3 = 0,則:

0e7f1938-1c2a-11ed-ba43-dac502259ad0.png

n=4,m=2^4-1 g(x)=x^4+x+1;

在最長線性序列移位寄存型計數(shù)器中,存在一個“00000”,該狀態(tài)構(gòu)成死循環(huán),這會使電路不具有自啟動功能,為了解決這個問題,可在反饋方程中加全0校正項 (~Q1)&(~Q2)…..

例如:

此時的反饋函數(shù)F= Q1^Q4+(~Q0)&(~Q1)&(~Q2)&(~Q3)&(~Q4);

相應(yīng)地verilog代碼如下:

module m_sequence(

input I_clk,

input I_rst_p,

input en,

input [3:0] D_init,

output dout

)

wire F;

reg [3:0] m_reg;

always@(posedge I_clk)

if(I_rst_p)

m_reg <= 4'b0;

else if(en)

m_reg <= D_init;

else

m_reg <= {m_reg[2:0],F };

assign F=(m_reg[1]^m_reg[4])|(~(|m_reg)) ;

assign dout = m_reg[3];

endmoduel

審核編輯:湯梓紅


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原文標(biāo)題:FPGA學(xué)習(xí)-m序列信號發(fā)生器

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設(shè)計論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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