作者：Rob Reeder, Wayne Green, and Robert Shillito

系統(tǒng)時(shí)鐘優(yōu)化既具有挑戰(zhàn)性，又有益。設(shè)計(jì)具有可觀的350飛秒（fs）抖動的模數(shù)轉(zhuǎn)換器編碼電路可能相對容易，但這是否足以滿足當(dāng)今的高速要求？例如，當(dāng)使用100 MHz采樣時(shí)鐘在奈奎斯特測試AD9446-100（16位、100 MHz ADC）時(shí)，350 fs的抖動會使信噪比（SNR）降低約3 dB。當(dāng)同一設(shè)備在 3RD奈奎斯特區(qū) 使用105 MHz模擬輸入時(shí)，性能下降可高達(dá)10 dB。為了將時(shí)鐘抖動降低到更可容忍的100 fs或更低，設(shè)計(jì)人員需要了解時(shí)鐘抖動的來源，以及ADC可以容忍的抖動量。如果意識到時(shí)鐘電路性能是抖動受限的，并且這個問題本可以在設(shè)計(jì)階段更容易預(yù)防，這可能會非常令人沮喪（為時(shí)已晚）。

我們將在這里考慮相關(guān)的時(shí)鐘規(guī)格和實(shí)現(xiàn)高速轉(zhuǎn)換器預(yù)期性能的方法——利用一些專業(yè)知識和經(jīng)驗(yàn)。從典型的ADC時(shí)鐘方案（如圖1所示）開始，我們將重點(diǎn)介紹可用于優(yōu)化信號鏈中每個點(diǎn)時(shí)鐘的技術(shù)，并確定一些應(yīng)避免使用的常用技術(shù)。

圖1.典型時(shí)鐘信號鏈。

什么是抖動？

抖動可能是開發(fā)良好系統(tǒng)時(shí)鐘電路的最重要參數(shù)，因此回顧一些基礎(chǔ)知識并了解該術(shù)語的含義非常重要。許多技術(shù)論文將抖動的數(shù)學(xué)描述到了n度;然而，為獲得良好轉(zhuǎn)換器性能而設(shè)計(jì)并不完全取決于抖動的確切描述。人們還必須了解它如何進(jìn)入系統(tǒng)以及如何將其影響降至最低。

抖動是時(shí)鐘邊沿位置的變化;它會產(chǎn)生時(shí)序誤差，直接導(dǎo)致轉(zhuǎn)換幅度精度誤差（圖 2a）。增加模擬輸入頻率會增加輸入信號的斜率，從而放大轉(zhuǎn)換誤差（圖 2b）。需要注意的是，轉(zhuǎn)換誤差的大小是相對的——10 位器件的 0.5 LSB（最低有效位）轉(zhuǎn)換誤差相當(dāng)于 16 位器件的 32 LSB 誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動變得更加重要。

圖2.轉(zhuǎn)換誤差與時(shí)鐘抖動和模擬輸入頻率呈函數(shù)關(guān)系。

由于這種關(guān)系直觀上顯而易見，工程師最終將通過將ADC的性能與編碼時(shí)鐘的抖動相關(guān)聯(lián)來確定可接受的抖動量。公式1定義了具有無限分辨率的完美ADC的SNR （dB）和頻率，而公式2是具有N位（10、12、14或16）位分辨率的完美ADC的SNR （dB）。

（見圖3的對角線）

(1)

（見圖3的水平線）

(2)

圖 3 結(jié)合了這兩個等式。交叉點(diǎn)允許用戶確定給定模擬輸入頻率下可以容忍的總時(shí)鐘抖動量。在低頻下，精度受到轉(zhuǎn)換器分辨率的限制。然而，隨著輸入頻率的增加，ADC的性能會達(dá)到一個點(diǎn)，超過這個點(diǎn)，ADC的性能將受到系統(tǒng)總時(shí)鐘抖動的影響。對于交叉路口左側(cè)的輸入頻率，較低的抖動不太可能成為問題。

圖3.理想ADC的SNR與模擬輸入頻率和抖動的關(guān)系

但是，如果模擬輸入頻率靠近或位于交叉路口右側(cè)，則必須降低頻率或分辨率，或者必須改進(jìn)抖動規(guī)格。因此，隨著抖動間隔的增加，SNR性能由時(shí)鐘系統(tǒng)抖動主導(dǎo)的點(diǎn)發(fā)生在越來越低的頻率下。

例如，如果使用抖動為350 fs的時(shí)鐘測試14位ADC，則模擬輸入頻率必須限制在35 MHz以下的頻率（14位電平和350 fs斜率的交點(diǎn)），以避免性能顯著降低。如果抖動可以降低到100 fs，則可以處理高達(dá)125 MHz的輸入頻率。

實(shí)際上，這種使用這些一階近似的簡化模型在模擬測試頻率接近交叉點(diǎn)時(shí)失去有效性。為了充分了解時(shí)鐘抖動對ADC性能的影響，除了分辨率外，還需要考慮量化噪聲和模擬輸入幅度（公式3，基于進(jìn)一步讀數(shù)9）。

其中

SNR = 信噪比，單位為 dB。

fa = 滿量程正弦波的模擬輸入頻率。

tj rms = 組合均方根內(nèi)部 ADC 抖動和外部時(shí)鐘抖動。

ε = ADC的平均差分非線性度（DNL），單位為LSB。

N = ADC 的分辨率（以位為單位）。

V噪聲有效值 = ADC的有效輸入噪聲。

如果 tj rms = 0，則 ε = 0，并且V噪聲有效值= 0，上面的等式簡化為熟悉的信噪比 = 6.02N + 1.76dB

例如，假設(shè)ADC具有0.5 LSB量化噪聲，測試時(shí)，模擬輸入幅度將比滿量程低0.5 dB。圖4結(jié)合了公式2和公式3，表明編碼時(shí)鐘抖動在低于簡化模型的頻率下會影響SNR性能。

圖4.SNR是模擬輸入頻率、時(shí)鐘抖動和量化噪聲的函數(shù)。

前面的示例表明，在模擬輸入頻率接近35 MHz之前，具有350 fs抖動的時(shí)鐘不會影響14位ADC的SNR。但是，當(dāng)考慮量化噪聲、輸入頻率和輸入幅度的影響時(shí)，應(yīng)考慮低至10 MHz的輸入頻率。同樣，時(shí)鐘上100 fs的抖動也會導(dǎo)致SNR在低于100 MHz的頻率下下降。

保持抖動

現(xiàn)在我們已經(jīng)回顧了抖動的基礎(chǔ)知識，我們可以考慮抖動的來源。任何可以調(diào)制ADC時(shí)鐘邊沿轉(zhuǎn)換的因素都會引入或影響抖動。其中包括串?dāng)_、EMI（電磁干擾）、接地效應(yīng)和電源噪聲。

串?dāng)_引起的抖動可能發(fā)生在任何兩條相鄰的走線中。如果一條走線承載信號，而附近的并聯(lián)走線承載變化的電流，則信號走線中將感應(yīng)出電壓;如果是時(shí)鐘信號，時(shí)鐘邊沿發(fā)生的時(shí)間將被調(diào)制。

敏感信號走線上的EMI輻射也會引起抖動。EMI 由開關(guān)電源、高壓電源線、RF 信號和其他類似來源產(chǎn)生。EMI通過調(diào)制信號或時(shí)鐘時(shí)序的電或磁耦合產(chǎn)生與串?dāng)_類似的效果。

圖5顯示了電磁干擾對SNR的影響。藍(lán)色曲線表示AD9446的基準(zhǔn)SNR與頻率的關(guān)系，采用外部時(shí)鐘和線性電源。時(shí)鐘不會以任何方式連接到評估板上。紅色曲線表示將同一時(shí)鐘電路固定或焊接到由開關(guān)電源供電的電路板上時(shí)發(fā)生的性能下降。綠色曲線表明，如果振蕩器被扼流并濾除該電源，則可以大幅改善轉(zhuǎn)換器的性能。

圖5.轉(zhuǎn)換器性能與振蕩器電源配置和頻率的關(guān)系

由于開關(guān)電流或接地連接不當(dāng)而導(dǎo)致的彈跳接地也會導(dǎo)致抖動。當(dāng)多個柵極同時(shí)開關(guān)時(shí)，開關(guān)電流會變大。這會導(dǎo)致電源和接地層上的電流尖峰，使時(shí)鐘電路或模擬輸入信號上的閾值電壓發(fā)生電平轉(zhuǎn)換。請考慮以下示例：

假設(shè)柵極輸出具有來自 PCB 走線和接收器柵極輸入的 10pF 組合負(fù)載。當(dāng)柵極開關(guān)時(shí)，10 mA的動態(tài)電流可以流入或流出每個輸出。[10 mA來自10 pF×1 V/ns，即CMOS柵極的典型壓擺率（I = C dV/dt）。因此，如果12個柵極同時(shí)開關(guān)，則中間電平轉(zhuǎn)換可以解釋120 mA的動態(tài)電流。這將導(dǎo)致通過電源引線吸收較大的電流尖峰，其中一個引線可能是接地的。引線電阻引起的瞬態(tài)壓降（反彈）將影響所有依賴它處于接地電位的電路。

為了減少這些源引起的抖動，應(yīng)采用良好的布局實(shí)踐和適當(dāng)?shù)碾娐贩謪^(qū) 必須將模擬電路和數(shù)字電路限制在各自的域中！每一層都應(yīng)遵守這一原則，以確保良好的隔離。重要的是要了解返回電流相對于其源極的流動方式，并避免模擬和數(shù)字電路之間的任何侵占或交叉?？傊?，敏感的模擬輸入和時(shí)鐘走線必須遠(yuǎn)離可能以不希望的方式影響它們的其他電路和走線。

改善抖動意味著改善壓擺

既然已經(jīng)涵蓋了抖動的基礎(chǔ)知識及其可能的有害影響，那么有人可能會問：“如何改進(jìn)系統(tǒng)時(shí)鐘或時(shí)鐘電路以減少抖動？

回顧最初的討論，只有在時(shí)鐘的轉(zhuǎn)換或閾值周期內(nèi)存在抖動或噪聲時(shí)，才會破壞ADC的時(shí)序，如圖6所示。通過提高壓擺率使該邊沿（以及閾值周期）更快，將不可避免地減少閾值周期內(nèi)噪聲存在的時(shí)間，并有效減少引入系統(tǒng)的rms（均方根）抖動量。

圖6.差分時(shí)鐘閾值/轉(zhuǎn)換區(qū)域的擴(kuò)展視圖。

請記住，增加的壓擺率不會影響原始信號質(zhì)量，只會影響通過閾值區(qū)域的轉(zhuǎn)換時(shí)間。要確認(rèn)此語句，請參閱圖 2b。請注意，信號擺幅越快，在過渡區(qū)域花費(fèi)的時(shí)間就越少。圖7顯示了抖動和壓擺率之間的反比關(guān)系。與此相關(guān)的是，對于70 MHz模擬輸入，12位ADC需要100 fs的最小均方根抖動，需要1 V/ns的壓擺率。

圖7.RMS 抖動與壓擺率的關(guān)系

因此，最小化抖動意味著提高時(shí)鐘邊沿的壓擺率。一種方法是改進(jìn)時(shí)鐘源本身。圖8比較了在一定模擬輸入頻率范圍內(nèi)用作ADI公司性能最高的ADC（16位、80 MSPS AD9446）的時(shí)鐘源時(shí)，多種不同的“現(xiàn)成”振蕩器。

圖8.AD9446-80的性能受振蕩器源選擇的影響。

通常，使用定制的高性能時(shí)鐘振蕩器來表征ADI公司ADC實(shí)現(xiàn)的基準(zhǔn)性能（藍(lán)色跡線）。然而，并非所有這些高速轉(zhuǎn)換器的用戶都能負(fù)擔(dān)得起高性能、烤箱控制、低抖動振蕩器所需的成本或空間，但現(xiàn)有的高性價(jià)比振蕩器即使在高模擬輸入頻率下也能實(shí)現(xiàn)合理的性能。圖8顯示了一些經(jīng)濟(jì)實(shí)惠的設(shè)備的性能范圍。

重要的一點(diǎn)是，在選擇“現(xiàn)成”振蕩器時(shí)應(yīng)小心，因?yàn)檎袷幤鞴?yīng)商并不都傾向于以相同的方式指定或測量抖動。確定哪種振蕩器最適合特定應(yīng)用的一種實(shí)用方法是收集少量振蕩器并直接在系統(tǒng)中進(jìn)行測試。通過將此選擇作為唯一的變量，可以對性能進(jìn)行預(yù)測（假設(shè)振蕩器供應(yīng)商保持合理的質(zhì)量控制標(biāo)準(zhǔn)）。更好的辦法是聯(lián)系振蕩器制造商以獲取抖動或相位噪聲數(shù)據(jù)，并獲得有關(guān)如何最好地端接器件的建議。振蕩器端接不當(dāng)會嚴(yán)重降低轉(zhuǎn)換器的無雜散動態(tài)范圍（SFDR）。

進(jìn)一步改進(jìn)

如果基于價(jià)格和性能的最佳振蕩器仍然不夠，則可以考慮使用頻分和/或?yàn)V波。公式4描述了正弦波振蕩器的輸出：

(4)

有兩個參數(shù)會影響壓擺率：信號頻率（f）和幅度（A）。增加其中任何一個都將提高壓擺率，并將系統(tǒng)時(shí)鐘抖動降低到更理想的數(shù)字。通常更容易提高時(shí)鐘頻率。然后，分頻將用于產(chǎn)生所需的轉(zhuǎn)換器時(shí)鐘速率，以及饋送系統(tǒng)時(shí)鐘樹中的其他級。

分頻器確實(shí)會增加電路元件和功率要求方面的成本。它們還會增加抖動。添加到時(shí)鐘信號鏈中的每個有源分量都會增加總抖動。

(5)

使用分頻器時(shí)，必須考慮所有相關(guān)規(guī)格。ADI時(shí)鐘分頻器產(chǎn)品的典型特征是AD951x系列，其通常僅增加約250 fs。除了內(nèi)置除法功能外，還提供時(shí)鐘分配和占空比控制等功能。

值得注意的是，時(shí)鐘分頻器必須絕對地對整體抖動做出最小貢獻(xiàn);但由于它們提供的頻率降低，它們的輸出抖動成為輸出周期的較小部分，因此引入的誤差較小。例如，如果 100 MHz 時(shí)鐘源和鏈中的其他成員貢獻(xiàn) 800 fs 的抖動（約為 10 ns 周期的 12.5%），并且時(shí)鐘分頻器將頻率降低到 10 MHz，同時(shí)引入 250 fs 的抖動，則產(chǎn)生的 840 fs 抖動不到 100 ns 輸出周期的 1%。

由于公式5的結(jié)果是，由于最大貢獻(xiàn)者主導(dǎo)了整體抖動，時(shí)鐘源的最大抖動不應(yīng)超過最大貢獻(xiàn)因素的三分之一，但不一定少很多。實(shí)際選擇取決于應(yīng)用的性能要求（例如給定頻率范圍內(nèi)的SNR）、可用系統(tǒng)組件的特性以及通常的尺寸和成本限制。

降低相位噪聲

如公式5所示，總抖動是時(shí)鐘清理電路抖動的和方根（RSS），以及源和任何其他中間分量的抖動。因此，如果分壓器電路由噪聲極強(qiáng)的源驅(qū)動，則分壓器電路的全部潛力可能無法完全實(shí)現(xiàn)，僅僅是因?yàn)樽畲蟮亩秳禹?xiàng)主導(dǎo)了等式。在這種情況下，請考慮在時(shí)鐘源和分頻器電路之間使用無源窄帶濾波器。

為了說明濾波的優(yōu)勢，請考慮抖動規(guī)格為800 fs的源。如果在源極和轉(zhuǎn)換器之間放置一個時(shí)鐘分頻器電路，即使分頻器電路的性能要好得多，抖動也可以降低到大約500 fs。但是，通過在源極和分壓器電路之間放置5%LC帶通濾波器，抖動可以降低到250 fs。（見圖9）。

圖9.通過時(shí)鐘分頻和濾波減少抖動。

為了了解濾波器如何改善正弦源的抖動，考慮頻域中的抖動并從相位噪聲圖估計(jì)其值會很有用。盡管計(jì)算很簡單，并且提供了一種很好的比較方法，但它沒有考慮壓擺率等非線性因素。因此，該模型通常會預(yù)測比實(shí)際存在的更多的抖動。

為了進(jìn)行計(jì)算，將相位噪聲圖劃分為多個頻率區(qū)域，并計(jì)算每個區(qū)域的積分噪聲功率，如圖10所示。這允許識別來自每個區(qū)域的抖動貢獻(xiàn)，以及源的總抖動（通過RSS求和）。對于這些方程，f0是載波頻率。積分相位噪聲乘以2的平方根，因?yàn)樵搱D代表兩個邊帶之一。

圖 10.根據(jù)相位噪聲計(jì)算抖動。

現(xiàn)在考慮一個具有 800-fs 抖動的源。繪制源的相位噪聲（圖11）可以輕松確定大部分抖動來自頻域中的哪個位置。在具有800-fs抖動的時(shí)鐘的情況下，可以看出頻譜中抖動的主要部分是寬帶。因此，在采樣型系統(tǒng)中，強(qiáng)調(diào)降低寬帶噪聲至關(guān)重要。

圖 11a.800 fs源的相位噪聲圖。

圖 11b.800-fs源的相位噪聲，帶通LC多極點(diǎn)濾波器，應(yīng)用5%通帶。

在時(shí)鐘源輸出端使用具有5%通帶（5% LCBP）的簡單帶通LC多極點(diǎn)濾波器可以大大提高性能，如圖11b所示。請注意從 800 fs 到小于 300 fs 的改進(jìn)。這相當(dāng)于SNR提高了12 dB以上。

5%的LCBP濾波器可以很容易地獲得，但它們可能又大又貴。另一種方法是使用晶體型過濾器。圖12顯示了相位噪聲從800 fs改善到100 fs以下的情況。這比 5% LCBP 濾波器的 12 dB 額外提高了 3 dB，總共提高了 15 dB！

圖 12.帶晶體濾波器的800-fs源的相位噪聲。

為了證明具有噪聲源的級聯(lián)晶體濾波器的有效性，使用舊的臺式脈沖發(fā)生器對16位、100 MHz AD9446-100 ADC進(jìn)行計(jì)時(shí)進(jìn)行了實(shí)驗(yàn)。未經(jīng)濾波后，發(fā)生器的抖動大于4 ps，導(dǎo)致SNR下降超過30 dB。應(yīng)用晶體濾波器后，計(jì)算出的抖動接近 50 fs，從而改善了接近數(shù)據(jù)手冊典型性能的 SNR（圖 13）。

圖 13.晶體濾光片很有幫助，即使有嘈雜的光源。

晶體濾波器的通帶區(qū)域非常窄（通常為<1%）可以將許多源的抖動降低到100 fs以下，但它們會增加費(fèi)用，并且比有源濾波器體積更大。還值得注意的是，晶體濾波器的輸入/輸出范圍有限，為5 dBm至10 dBm。將它們推到超出其指定范圍將導(dǎo)致失真，從而可能降低ADC的SFDR。最后，一些晶體濾波器可能需要外部元件進(jìn)行阻抗匹配。過濾器可以完成這項(xiàng)工作，但它們需要額外的零件、棘手的匹配和額外的成本。

用于提高壓擺率的分壓器和濾波器解決方案的快速摘要如表1所示。

表 1.分頻器和濾波器權(quán)衡總結(jié)

最好在信號接近ADC時(shí)鐘輸入之前使用背靠背肖特基二極管對信號進(jìn)行削波。這允許增加源幅度，從而提高壓擺率，同時(shí)將時(shí)鐘幅度保持在與轉(zhuǎn)換器時(shí)鐘輸入兼容的水平。

如果時(shí)鐘系統(tǒng)較小或最后一級的走線長度較短，則考慮將變壓器與削波二極管配合使用。變壓器是無源的，不會給整個時(shí)鐘信號增加抖動。變壓器還可用于為振蕩器的信號電壓提供增益，從而增加公式4中的A項(xiàng)（幅度）。最后，變壓器固有地提供通帶濾波。具有增益（1：2或1：4阻抗比）的器件具有更窄的帶寬，從而提供更好的時(shí)鐘信號濾波。變壓器還可以將該單端信號轉(zhuǎn)換為差分信號，這在當(dāng)今的ADC時(shí)鐘輸入接口中很常見，強(qiáng)烈推薦使用。

請記住，并非所有二極管都能同樣出色地工作（圖 14）?！盎€”條件是性能最佳的二極管的性能，相對于該測試批次中的所有其他二極管，在相同條件下測量。仔細(xì)閱讀規(guī)格，特別注意動態(tài)電阻和總電容規(guī)格。具有低R和C值的二極管可以提高削波速度。

圖 14.AD9446-80的性能受削波肖特基二極管選擇的影響。

此處使用16位、80 MSPS ADCAD9446作為測試平臺;唯一的變化是背靠背二極管的源。用于此評估的電路如圖15所示。

圖 15.AD9446時(shí)鐘電路的數(shù)據(jù)如圖14所示。

時(shí)鐘硬件接口中的抖動降低

與ADC的時(shí)鐘輸入引腳接口時(shí)，可以使用許多電路和解決方案。然而，回顧公式5

提醒我們，一個有效的預(yù)期是信號鏈中的每個有源元件（振蕩器源、驅(qū)動器或扇出門、分頻器等）都會增加呈現(xiàn)給ADC時(shí)鐘輸入引腳的抖動總量。圖16顯示，在具有300 fs抖動的源上增加兩個門（每個門貢獻(xiàn)700 fs的抖動）可能會將分辨率從約12位降低到140 MHz時(shí)小于10位。

圖 16.多個驅(qū)動器柵極可增加抖動并降低 SNR。

因此，最小化時(shí)鐘信號鏈中的元件數(shù)量有助于保持較低的總RSS抖動。

選擇的時(shí)鐘門類型也值得注意。當(dāng)尋求在高模擬輸入頻率下獲得良好性能時(shí)，簡單的邏輯門可能不是最佳選擇。最好仔細(xì)閱讀候選器件的數(shù)據(jù)手冊，并了解相關(guān)規(guī)格，例如抖動和偏斜。當(dāng)他們要處理抖動極低的源時(shí)，這一點(diǎn)尤其重要。例如，在圖 17 中，源 A 有 800 fs 的抖動，源 B 有 125 fs 的抖動。使用晶體濾波器，相應(yīng)的抖動電平可以降低到175 fs和60 fs。但是，在這兩種情況下，分頻器（或具有類似抖動規(guī)格的柵極）都可以將抖動增加到200 fs以上。這強(qiáng)調(diào)了一個事實(shí)，即在時(shí)鐘信號鏈中正確選擇和放置時(shí)鐘驅(qū)動器非常重要。

圖 17.門會增加抖動。

另一種常見的方法導(dǎo)致明顯無法實(shí)現(xiàn)數(shù)據(jù)手冊的性能。使用FPGA（通常使用數(shù)字時(shí)鐘管理器DCM，提供時(shí)鐘分頻）可以相當(dāng)簡單地實(shí)現(xiàn)靈活的柵極驅(qū)動器。然而，如圖18所示，這種方法在使用AD9446-80（80 MSPS ADC）時(shí)會降低SNR成本巨大;例如，能夠?qū)崿F(xiàn) 13 位 ENOB。高性能振蕩器可在一定頻率范圍內(nèi)建立基準(zhǔn)SNR性能，如紅色曲線所示。綠色曲線顯示了使用相同時(shí)鐘但使用FPGA作為高性能振蕩器和轉(zhuǎn)換器之間的柵極驅(qū)動器時(shí)的性能差異。在 40 MHz 時(shí)，F(xiàn)PGA 可將 SNR 降低至 52 dB（8.7 位性能），而 DCM 可將 SNR 進(jìn)一步降低 8 dB（1.3 位）。這種性能差異非常驚人，SNR下降29 dB，這意味著僅FPGA驅(qū)動器柵極就具有大約10 ps的附加抖動，使用公式1！

圖 18.AD9446-80的性能受FPGA柵極驅(qū)動電路的影響。

選擇最佳的時(shí)鐘驅(qū)動器門可能很困難。表2粗略比較了市場上許多驅(qū)動器柵極的附加抖動。表格下半部分的建議可能有助于獲得良好的ADC性能。

表 2.時(shí)鐘驅(qū)動器柵極及其附加抖動摘要

結(jié)論

了解整個時(shí)鐘系統(tǒng)對于實(shí)現(xiàn)轉(zhuǎn)換器的最佳性能至關(guān)重要。圖3以及公式1和2是應(yīng)用具有極高分辨率的抖動限制ADC或“完美”N位ADC的時(shí)鐘要求的有用指南。如果模擬輸入頻率遠(yuǎn)低于這些線路的交點(diǎn)，則必須考慮時(shí)鐘源和相關(guān)電路，從而減少抖動。

降低系統(tǒng)時(shí)鐘電路的抖動可以通過多種方式實(shí)現(xiàn)，包括改進(jìn)時(shí)鐘源、濾波和/或分頻，以及正確選擇時(shí)鐘電路硬件。記得注意時(shí)鐘的壓擺率。這將決定在轉(zhuǎn)換期間可能損壞轉(zhuǎn)換器的噪聲量。最小化此轉(zhuǎn)換時(shí)間可以提高轉(zhuǎn)換器的性能。

僅使用必要的電路來驅(qū)動和分配時(shí)鐘，因?yàn)樾盘栨溨械拿總€元件都會增加整體抖動。最后，不要使用“廉價(jià)”的硬件門;他們的表現(xiàn)可能令人失望。

審核編輯：郭婷