一、芯片集成電路現(xiàn)狀

現(xiàn)階段，電子系統(tǒng)正向高速化和高密度化飛躍發(fā)展。在電子系統(tǒng)的設(shè)計(jì)過程中， 系統(tǒng)的體積越來越小，IC引腳（integrated circuit,集成電路）卻越來越多，因此PCB （Printed Circuit Board,印制電路板）上的元件與布線越來越密集；與此同時(shí)，信號(hào)的 時(shí)鐘頻率越來越大，并且信號(hào)上升沿越來越陡峭。這些因素都導(dǎo)致了電磁環(huán)境的日益 復(fù)雜，設(shè)備之間以及設(shè)備內(nèi)部因互感和互容引發(fā)的種種電磁兼容問題已不容忽視。

這一問題在現(xiàn)今的強(qiáng)輻射源與高功率微波系統(tǒng)中也顯得日益突出。如在某高功率微波系 統(tǒng)中，需要在限定的體積和尺寸下，采用FPGA芯片實(shí)現(xiàn)對(duì)多路電機(jī)的并行控制，就需要設(shè)計(jì)高速高密度的PCB。本文就研究該情況下PCB的板級(jí)電磁兼容問題，主要包括信號(hào)完整性（Signal Integrity, SI）和電源完整性（PowerIntegrity，PD問題。

二、信號(hào)完整性及電源完整性問題

信號(hào)完整性概括地說，是指信號(hào)在信號(hào)線上傳輸質(zhì)量的好壞。在數(shù)字電路中，體 現(xiàn)在信號(hào)能在電路中能以正確的電壓、帶寬和時(shí)序做出響應(yīng)。若在PCB中，信號(hào)可以以正確的電壓大小、帶寬和時(shí)序都到達(dá)接收端，就能說明該P(yáng)CB具有較好的信號(hào)完整性。如果不能，則說明PCB中岀現(xiàn)了嚴(yán)重的信號(hào)完整性問題。

在高速高密度的數(shù)字電路中，信號(hào)完整性問題大致表現(xiàn)在一下幾個(gè)方面：振鈴、 過沖、欠沖和時(shí)延等。為了正確讀取數(shù)據(jù)并對(duì)數(shù)據(jù)進(jìn)行處理，數(shù)據(jù)在集成電路中需要 在時(shí)鐘邊沿的前后處于穩(wěn)定狀態(tài)。這個(gè)時(shí)間段內(nèi)，如果信號(hào)不穩(wěn)定或者發(fā)生狀態(tài)的改 變，集成電路就可能誤判甚至發(fā)生丟失部分?jǐn)?shù)據(jù)的情況，影響信號(hào)的正常傳輸。如圖 1所示，若岀現(xiàn)振鈴、上沖或下沖等信號(hào)完整性問題，就會(huì)影響數(shù)據(jù)的正常傳輸，從 而影響PCB的正常工作，也可以從眼圖直觀判斷信號(hào)傳輸?shù)暮脡模鐖D2

圖1PCB中信號(hào)完整性問題的表現(xiàn)



圖2 表征信號(hào)完整性問題的眼圖

信號(hào)完整性問題既會(huì)導(dǎo)致信號(hào)明顯的失真和時(shí)序混亂，也會(huì)造成數(shù)據(jù)的錯(cuò)誤，從 而造成系統(tǒng)出錯(cuò)甚至癱瘓。通常，在數(shù)字芯片中，高于VIH的電平被稱為邏輯“1”， 而低于VIL的電平被稱為邏輯“0”，在邏輯高電平與邏輯低電平之間的電平是不確定狀態(tài)。對(duì)于有振鈴的數(shù)字信號(hào)，當(dāng)振蕩電平進(jìn)入邏輯高電平與邏輯低電平之間的不確定區(qū)時(shí)，會(huì)引起邏輯錯(cuò)誤。

為了保證電子系統(tǒng)的正常工作，數(shù)字信號(hào)要求了正確的時(shí)序。為了保證正確的邏輯時(shí)序，一般的數(shù)字芯片都要求信號(hào)需要在時(shí)鐘觸發(fā)邊緣到達(dá)前達(dá)到穩(wěn)定。如果信號(hào)傳輸延時(shí)的部分太長(zhǎng)，那么，在時(shí)鐘的上升沿或下降沿處就或許不能接收到正確的邏輯，將會(huì)引起錯(cuò)誤的時(shí)序。引起信號(hào)完整性問題的因素有很多， 元器件的參數(shù)、PCB上元器件的布局、層疊結(jié)構(gòu)、高速信號(hào)線在PCB±的如何布線等 都是影響信號(hào)完整性的關(guān)鍵因素。

電源完整性指的是信號(hào)傳播時(shí)電源的紋波質(zhì)量。現(xiàn)階段電源完整性問題主要研究 的方面是同步開關(guān)噪聲(Simultaneous Switch Noise, SSN)。在數(shù)字電路中，工作過 程中的門電路會(huì)發(fā)生從高電平到低電平或者從低電平到高電平的轉(zhuǎn)換，從而造成瞬間 的變化電流A7o A/在流經(jīng)返回路徑時(shí)會(huì)由于返回路徑的電感產(chǎn)生壓降，從而引起噪聲。如果在同一時(shí)刻有多個(gè)引腳發(fā)生狀態(tài)轉(zhuǎn)換，產(chǎn)生的壓降足以引起嚴(yán)重的電源完整性問 題。

電源完整性問題不僅僅關(guān)乎到PCB的饋電電壓，也影響了整個(gè)電子系統(tǒng)的設(shè)計(jì)。

電源分配網(wǎng)絡(luò)和各種互連結(jié)構(gòu)構(gòu)成了 PCB的主要噪聲耦合途徑。電源噪聲會(huì)在電源平 面/地平面腔體內(nèi)產(chǎn)生諧振，并通過傳輸線、過孔等結(jié)構(gòu)傳播，以電源平面/地平面上 返回路徑造成電壓壓降的形式破壞電源分配網(wǎng)絡(luò)或信號(hào)線的良好傳輸。主要的噪聲產(chǎn) 生源之一為高速數(shù)字元器件，高速數(shù)字元器件通過電源分配網(wǎng)絡(luò)與其它元件發(fā)生耦合， 這種耦合將會(huì)引起嚴(yán)重的PLL (Phase Locked Loop,鎖相環(huán))抖動(dòng)，繼而導(dǎo)致時(shí)序容 限和噪聲裕量的減小。

有些電壓噪聲發(fā)生在諧振頻點(diǎn)處，這還會(huì)在間接引起嚴(yán)重的電 磁干擾問題。由于超摩爾定律的不斷作用，在系統(tǒng)封裝尺寸減小的情況下，系統(tǒng)功率又逐步增大，復(fù)雜度越來越高，噪聲耦合也越來越強(qiáng)，因此在電子系統(tǒng)的設(shè)計(jì)中，設(shè)計(jì)要求更高。

在設(shè)計(jì)前期，仿真技術(shù)可以校核前期信號(hào)傳輸載體的合規(guī)性，通過前期仿真模擬可以有效減少后期樣品的電源信號(hào)完整性問題，一個(gè)集成電路，只要解決了信號(hào)電源完整性問題，EMC問題，從信號(hào)傳輸角度講，就解決了集成電路的高性能問題。

在前期集成電路預(yù)研階段，需要對(duì)已經(jīng)設(shè)計(jì)的芯片封裝PCB做仿真模擬，信號(hào)完整性領(lǐng)域主要分析對(duì)象為高速/高頻信號(hào)、多負(fù)載信號(hào)網(wǎng)絡(luò)、復(fù)雜的信號(hào)通道結(jié)構(gòu)。主要分析內(nèi)容為反射、串?dāng)_、過沖/振鈴、通道阻抗、時(shí)序/抖動(dòng)、損耗，對(duì)信號(hào)完整性影響要素繁多，包括：多負(fù)載拓?fù)?、走線換層、參考層不連續(xù)、線間距過小、高密度連接器、差分線失配、走線過長(zhǎng)、PCB板厚、材質(zhì)選用、存在木樁、過孔大小、BGA出線、芯片封裝等等，在前期仿真模擬階段有大量的工作需要仿真模擬并校核。

時(shí)域眼圖

頻域S參數(shù)及插損

電源完整性領(lǐng)域主要分析對(duì)象有高速/高頻數(shù)字芯片的供電網(wǎng)絡(luò)、大電流低電壓電源網(wǎng)絡(luò)、數(shù)/模電路隔離，主要分析內(nèi)容為：諧振分析、電源平面阻抗曲線、直流壓降/電流密度、頻域噪聲隔離度、電源地噪聲/SSN，影響電源完整性的要素主要有退耦電容容值、電容擺放位置、電容布線方式、芯片擺放位置、疊層設(shè)計(jì)情況、電源地層分配、電源地線寬度、換層過孔數(shù)量、數(shù)模隔離方式等等，往往對(duì)于一個(gè)復(fù)雜的PCB封裝系統(tǒng)，需要做多要素研究，研究不同要素對(duì)電源完整性影響大小。

電壓密度電壓跌落



電源紋波圖

審核編輯：劉清