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使用寄生建模軟件了解和優(yōu)化碳化硅功率PCB布局

星星科技指導(dǎo)員 ? 來源:wolfspeed ? 作者:wolfspeed ? 2023-05-20 16:09 ? 次閱讀
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高功率 PCB 布局是藝術(shù)、科學(xué)和工程的平衡,以實現(xiàn)高性能設(shè)計,同時考慮與電壓間隔相關(guān)的大量限制, 系統(tǒng)布局, 產(chǎn)品尺寸, 熱要求, 以及最重要的電氣性能.從歷史上看,一個經(jīng)驗豐富的設(shè)計師如果很好地理解這些權(quán)衡,就可以在沒有建模工具幫助的情況下提供可接受的設(shè)計。然而,在當今采用具有非常高dv/dt和di/dt的碳化硅(SiC)MOSFET的現(xiàn)代功率轉(zhuǎn)換器設(shè)計中,了解和量化布局中的寄生效應(yīng)至關(guān)重要。在采用并聯(lián) SiC MOSFET 的設(shè)計中尤其如此,其中 PCB 寄生電感和電容會對動態(tài)均流產(chǎn)生重大影響。是德科技的高級設(shè)計系統(tǒng) (ADS) 和電力電子專業(yè)版 (PEPro) 等電路仿真工具能夠從 PCB 布局中提取寄生元件并對其進行建模,從而可以在構(gòu)建任何硬件之前進行設(shè)計優(yōu)化,從而節(jié)省時間和金錢。Wolfspeed 與是德科技合作,分析了采用兩個并聯(lián)表面貼裝 SiC MOSFET 的新型 Wolfspeed 評估板的行為,并比較了仿真和測量數(shù)據(jù)。

與硅 MOSFET 或 IGBT 相比,SiC MOSFET 的眾多優(yōu)勢之一是,由于快速導(dǎo)通和關(guān)斷開關(guān)邊沿,大大降低了開關(guān)損耗。更快的開關(guān)時間可實現(xiàn)更高的系統(tǒng)效率和更高的功率密度,但在PCB布局中確實需要仔細注意,以最大限度地提高優(yōu)勢。在考慮寄生元件對系統(tǒng)性能的影響時,電源路徑中有兩個基本關(guān)注點。第一個是開關(guān)環(huán)路中的寄生電感,第二個是開關(guān)節(jié)點上的寄生電容。這些寄生元件在下面的圖1中以紅色顯示。

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圖 1:帶有紅色寄生元件的簡化半橋電路

寄生電感可能會導(dǎo)致幾個問題,具體取決于應(yīng)用。開關(guān)器件和直流母線之間的寄生電感會增加器件在關(guān)斷時的電壓過沖。PCB布局完成后,減少這種過沖的唯一方法是增加?xùn)艠O電阻,以減慢SiC MOSFET的di/dt。這將導(dǎo)致開關(guān)損耗增加。更好的解決方案是了解并優(yōu)化PCB布局,將寄生電感降至可接受的水平,以便以最佳方式驅(qū)動MOSFET。

開關(guān)節(jié)點與電路中其他點之間的寄生電容有可能增加開關(guān)損耗、損壞信號并增加EMI。開關(guān)節(jié)點和母線軌之間的電容會增加開關(guān)損耗,因為存儲在寄生電容中的能量在開關(guān)事件期間消耗在MOSFET中。

在布線復(fù)雜的多層板上,很難直觀地可視化所有寄生元件及其對電路操作的影響。如果在構(gòu)建原型組件之前沒有很好地理解寄生元件,則性能可能會受到影響。潛在布局問題的警告信號是:

關(guān)斷時高壓過沖

VDS 或V GS 振鈴過多

開關(guān)損耗高于預(yù)期

并聯(lián)器件中的動態(tài)均流失配

其中一些問題可能嚴重到足以導(dǎo)致立即設(shè)備故障或縮短系統(tǒng)的使用壽命。在原型階段發(fā)現(xiàn)這些問題意味著您已經(jīng)投入了大量的時間和金錢來訂購、構(gòu)建、測試和排除設(shè)計故障,而這些更改可能有效,也可能無效。雖然SPICE仿真器是設(shè)計和測試電路行為的有效工具,但它不考慮布局中的寄生效應(yīng)。這就是,可以使用是德科技的 PEPro 等協(xié)同仿真工具對 PCB 進行布局后分析,并在訂購任何硬件之前進行設(shè)計更改。PEPro 使用電磁 (EM) 場求解器來提取 PCB 布局寄生效應(yīng)。上述潛在影響可以在這種類型的工具中看到,與花費數(shù)月時間構(gòu)建和測試硬件原型相比,布局在數(shù)小時或數(shù)天內(nèi)得到改善。

案例研究 – 并聯(lián) MOSFET

作為 Wolfspeed 新評估板 KIT-CRD-HB12N-J1 開發(fā)過程的一部分,Wolfspeed 和是德科技合作,使用是德科技 ADS 和 PEPro 對設(shè)計進行了分析,并將結(jié)果與實驗室中的測量數(shù)據(jù)進行了比較。這項工作展示了如何使用是德科技 ADS 和 PEPro 仿真工具預(yù)測設(shè)計的實際行為,并利用這些信息來改進布局。

并聯(lián)分立式 SiC MOSFET 可將設(shè)計的功率水平提高到 20-60kW 水平。為了充分利用并聯(lián)MOSFET,這些器件需要幾乎同時開關(guān),并在導(dǎo)通時間內(nèi)承載幾乎相同的電流,以便它們具有相同的功率損耗。在理想系統(tǒng)中,兩個MOSFET將使轉(zhuǎn)換器可以處理的功率增加一倍。兩個器件之間的任何損耗不匹配都需要將系統(tǒng)功率從理想值降低,以保持相同的峰值結(jié)溫(TJ)。圖2顯示了兩個并聯(lián)器件的對稱電源路徑布局,這些器件配置為半橋拓撲,鼓勵并聯(lián)器件之間的均流。

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圖 2:并聯(lián)半橋平衡布局示例可實現(xiàn)良好的均流

影響并聯(lián)器件之間的損耗和溫度平衡的因素有很多。第一個是MOSFET本身的參數(shù)(RDS(ON)VGS(TH)等),來自制造過程中的自然分布,設(shè)計人員無法控制。數(shù)據(jù)手冊中提供了這些參數(shù)的范圍,需要對設(shè)計進行一些降額,以解決并聯(lián)器件之間潛在的不匹配問題。但是,設(shè)計人員可以控制的兩個因素,即布局和冷卻系統(tǒng),可能會對并行器件之間的性能和平衡產(chǎn)生更大的影響。

許多碳化硅 MOSFET 參數(shù)與溫度有關(guān)。即使并聯(lián)設(shè)備的電氣布局完美平衡,冷卻系統(tǒng)也會引入不平衡。如果冷卻系統(tǒng)由于熱堆疊、流動不平衡或靠近其他熱源而無法為所有設(shè)備提供相同的冷卻,則設(shè)備將在不同的溫度下運行。為了滿足可靠性要求,設(shè)計人員必須限制轉(zhuǎn)換器的操作,以將最熱器件保持在應(yīng)用所需的TJ以內(nèi),從而導(dǎo)致其他器件的利用率不足。

PCB布局是設(shè)計人員對設(shè)計擁有最多控制權(quán)的領(lǐng)域,因此對性能的影響是好是壞的能力也最大。正是在這里,是德科技的 PEPro 仿真工具可以有效地測試潛在布局、識別問題和快速開發(fā)解決方案。Wolfspeed 的 KIT-CRD-HB12N-J1 是一款半橋評估板,每個開關(guān)位置有兩個并聯(lián)的 MOSFET。該板使用子卡柵極驅(qū)動器。下圖顯示了電路板的框圖原理圖和電源部分布局的概述。

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圖 3a:KIT-CRD-HB12N-J1 評估板框圖

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圖 3b:KIT-CRD-HB12N-J1 功率部分布局,顯示 Q5 和 Q2 的對稱性和位置

是德科技在該評估板上為電路的電源部分開發(fā)了一個 ADS 工作區(qū)。本練習(xí)未對低壓和柵極驅(qū)動電路進行建模,因為重點是電源路徑的對稱性。

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圖 4:是德科技 ADS 工作區(qū),顯示 KIT-CRD-HB12N-J1 電源電路

該評估板可用于在 SiC MOSFET 上執(zhí)行開關(guān)損耗測量。每個并聯(lián)MOSFET都有一個單獨的電流傳感器,因此可以分析每個器件的動態(tài)電流以檢查均流。如果布局不對稱,導(dǎo)致每個并聯(lián)器件的寄生電感或電容不同,則兩個器件之間導(dǎo)通和關(guān)斷時的電流將不匹配。下面顯示的是德科技仿真顯示了兩個并聯(lián)的下部碳化硅MOSFET中的電流。從該仿真中可以清楚地看出,開關(guān)邊沿兩個器件之間的電流不匹配非常小。這表明兩個設(shè)備的布局非常對稱。

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圖 5:關(guān)斷(左)和導(dǎo)通(右)時 Q2 和 Q5 中的仿真電流

實驗室的測量結(jié)果證實了模擬是正確的。這兩個器件的開關(guān)損耗幾乎相同,如下圖所示。

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圖 6:在不同電流下測得的 Q2 和 Q5 開關(guān)損耗

接下來,在作為同步升壓轉(zhuǎn)換器運行的背景下分析該板,如下所示。

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圖 7:KIT-CRD-HB12N-J1 的同步降壓轉(zhuǎn)換器配置

在對PCB的寄生元件進行建模和不對PCB寄生元件進行建模的情況下,對效率進行了仿真。不包含寄生元素的分析是SPICE模型本身所能做到的。如圖所示,包括寄生元件會降低效率,并且模型更接近實驗室中看到的測量結(jié)果。對于試圖滿足非常嚴格的效率要求的設(shè)計人員來說,這是一個重要的考慮因素。布局會對損失產(chǎn)生重大影響。

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圖 8:同步升壓配置中的實測效率與仿真效率

最后,進行了一次實驗,有意在設(shè)計中引入不對稱性,以查看對硬件和仿真的影響。在原始布局中,與升壓電感的開關(guān)節(jié)點連接在兩個并聯(lián)支路之間對稱。對于此測試,連接點移至Q2的漏極卡舌處,從而將電阻和電感降低到Q2,并將其增加到Q5。

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圖 9:有意引入的非對稱交換節(jié)點連接

這種不對稱導(dǎo)致第二季度的損失增加。對Q2電阻的增加會導(dǎo)致更多的電流在導(dǎo)通時間內(nèi)流過Q5,從而導(dǎo)致更高的傳導(dǎo)損耗。在測試的場景中,Q2故意具有比Q5更低的VGS(TH),因此盡管布局不對稱,但Q2仍然更早開啟并占用更多的動態(tài)電流。是德科技 ADS 能夠捕獲這兩種現(xiàn)象,并且與測量的實驗室數(shù)據(jù)非常吻合。

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圖 10:采用非對稱連接的 Q2 和 Q5 中測量(左)和仿真(右)電流波形

像這樣的不對稱性通常被放置在設(shè)計中,以滿足其他設(shè)計目標,例如連接點的位置。然而,正如是德科技 ADS 所證明的那樣,這可能會對設(shè)計性能產(chǎn)生重大影響。使用這樣的工具可以幫助設(shè)計人員了解設(shè)計中的所有權(quán)衡,并避免在測試階段出現(xiàn)意外。

結(jié)論

碳化硅MOSFET和二極管為更高效、功率密度更高的設(shè)計打開了大門,這在很大程度上是因為它們的快速開關(guān)能力。然而,隨著開關(guān)速度的提高,設(shè)計人員越來越需要了解布局中的寄生元件,這些元件會對性能產(chǎn)生重大影響。將電磁建模與 SPICE 建模相結(jié)合,可以更全面地了解功率轉(zhuǎn)換器的行為。這些工具可以避免較長的原型設(shè)計周期,并優(yōu)化系統(tǒng)的整體性能,從而縮短設(shè)計時間。

審核編輯:郭婷

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