上升沿檢測(cè)電路

01

題目：對(duì)于8位向量中的每個(gè)位，檢測(cè)輸入信號(hào)何時(shí)從一個(gè)時(shí)鐘周期的0變?yōu)橄乱粋€(gè)時(shí)鐘周期的1（類似于上升沿檢測(cè)）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

以下為例子， 為了清楚起見，分別顯示了in [1]和pedge [1]。

module top_module(
  input clk,
  input [7:0] in,
  output reg [7:0] pedge);

  reg [7:0] d_last;  

  always @(posedge clk) begin
    d_last <= in;      
    pedge <= in & ~d_last;  // A positive edge occurred if input was 0 and is now 1.
  end

endmodule

第九行 d_last <= in ; 是記錄信號(hào)in上一個(gè)cycle的狀態(tài)；

第十行 pedge <= in & ~d_last; 檢測(cè)上升沿，簡(jiǎn)答來說就是檢測(cè)input由0變1。

雙邊沿檢測(cè)電路

02

題目：對(duì)于8位向量中的每個(gè)位，檢測(cè)輸入信號(hào)何時(shí)從一個(gè)時(shí)鐘周期更改為下一個(gè)時(shí)鐘周期（檢測(cè)任何邊沿）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] anyedge
);
    reg [7:0] d_old;
    always@(posedge clk)begin
        d_old <= in;
        anyedge <= d_old^in;
    end
endmodule

第八行 d_old <= in ; 是記錄信號(hào)in上一個(gè)cycle的狀態(tài)；

第九行 anyedge <= d_old^ in ; 即現(xiàn)在的信號(hào)in與上一個(gè)狀態(tài)不一樣的話，輸出1（異或是兩個(gè)信號(hào)不一樣置1），這樣該電路就可以雙邊沿檢測(cè)。