大多數(shù)FPGA程序員認(rèn)為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎？

在本文中，我們展示了一個真實的例子，我們使用傳統(tǒng)的RTL/Verilog工具創(chuàng)建了一個普通的網(wǎng)絡(luò)函數(shù)（RSS），然后在相同的硬件上使用高級合成工具（HLS）來實現(xiàn)相同的功能。

我們發(fā)現(xiàn)，令人驚訝的是：HLS方法實際上使用了更少的FPGA門和內(nèi)存。這好像和我們習(xí)慣的思維不太一致啊…

通過使用Vivado（Xilinx）或Intel（Quartus）工具，F(xiàn)PGA開發(fā)的HLS方法是只抽象出可以在C/C++環(huán)境中輕松表達(dá)的應(yīng)用程序的部分。

要想在HLS取得成功，重要的是要認(rèn)識到項目中哪些部分或模塊適合在HLS中實現(xiàn)。基本準(zhǔn)則可以概括如下（可能描述不太清楚準(zhǔn)確）：

目標(biāo)用途一般是以高級語言開始定義的IP塊。一個數(shù)學(xué)算法會很有效，或者像我們的RSS塊那樣，一些網(wǎng)絡(luò)協(xié)議處理。

另一類用途是定義不明確的塊，因此可能需要多輪的實現(xiàn)。這里最大的好處是允許HLS工具自動對產(chǎn)生的本地FPGA代碼進(jìn)行流水線處理，通常比快速手工編碼流水線的階段要少。另外，當(dāng)需要修改手工編碼的流水線時，一個并行路徑上的延遲變化會對所有的東西產(chǎn)生連鎖反應(yīng)。使用HLS工具自動進(jìn)行第二次流水線，從頭開始，消除了這種頭痛的問題。

最后，HLS流程使不同F(xiàn)PGA品牌之間的代碼移植變得更加容易。這是因為HLS會自動生成適當(dāng)數(shù)量的流水線階段--這是你在使用Verilog或VHDL時需要手動指定的。

目前HLS的局限性很明顯，它的范圍限于IP塊。應(yīng)用團(tuán)隊仍然需要其他組件的RTL。還應(yīng)該注意的是，對于最簡單的代碼或主要由預(yù)先優(yōu)化的組件組成的大型設(shè)計來說，HLS是一個不太理想的選擇。

1. 用于做對比的應(yīng)用，F(xiàn)PGA上的聯(lián)網(wǎng)RSS

什么是RSS？RSS是 "接收方擴(kuò)展 "的意思。它是一種散列算法，用于在多個CPU上有效分配網(wǎng)絡(luò)數(shù)據(jù)包。RSS是現(xiàn)代以太網(wǎng)卡的一項功能，一般實現(xiàn)微軟定義的特定托普利茨哈希。

SmartNIC Shell框架的實施實例框圖。這里的RSS塊被替換成了HLS實現(xiàn)。

2. 用RTL和HLS實現(xiàn)RSS的結(jié)果對比

我們評估的假設(shè)如下：本地FPGA編碼總是導(dǎo)致最小的資源使用。然而，BittWare的一位工程師對這一決定提出了質(zhì)疑，并在HLS中重新實現(xiàn)了RSS，以測試這一方法。他是對的，現(xiàn)在BittWare已經(jīng)用HLS代碼取代了我們SmartNIC Shell中的RSS模塊和解析器模塊。

兩種實現(xiàn)方式的最大區(qū)別是Verilog/RTL版本使用了FIFO，而HLS C++版本沒有使用。我們很驚訝地看到，通過轉(zhuǎn)移到HLS，資源的使用量實際上下降了——這與我們預(yù)想的差異較大。

開發(fā)時間呢？粗略地說，我們看到原生RTL版本的時間線為一個月，而HLS代碼在一周內(nèi)完成。

3. 總結(jié)

“今天的高層FPGA開發(fā)工具被設(shè)計用來減少上市時間和對硬件工程師的依賴。然而，使用這些工具總是帶來應(yīng)用性能的妥協(xié)——無論是速度還是硅資源”。然而這種假設(shè)是錯誤的。

我們發(fā)現(xiàn)使用HLS為BittWare的SmartNIC Shell開發(fā)IP塊，將開發(fā)時間從大約一個月縮短到一周。我們還發(fā)現(xiàn)，它實際上使用了更少的門電路來實現(xiàn)。

審核編輯：湯梓紅