西門(mén)子數(shù)字化工業(yè)軟件日前推出創(chuàng)新的Calibre DesignEnhancer軟件，可以讓集成電路 (IC)、布局布線 (P&R) 和全定制設(shè)計(jì)團(tuán)隊(duì)在IC設(shè)計(jì)和驗(yàn)證過(guò)程的早期，進(jìn)行自動(dòng)化“Calibre設(shè)計(jì)即正確”的版圖修改優(yōu)化，進(jìn)而大幅地提高生產(chǎn)率、提升設(shè)計(jì)質(zhì)量并縮短上市時(shí)間。

Calibre DesignEnhancer是西門(mén)子Calibre nmPlatform物理驗(yàn)證平臺(tái)一系列“左移”工具的最新成果，能夠賦能定制和數(shù)字設(shè)計(jì)團(tuán)隊(duì)快速、準(zhǔn)確地優(yōu)化其設(shè)計(jì)，以減少或消除電壓降 (IR drop) 和電遷移 (EM) 問(wèn)題，從而增強(qiáng)物理驗(yàn)證的準(zhǔn)備效能。通過(guò)支持IC設(shè)計(jì)和實(shí)施階段的版圖自動(dòng)優(yōu)化，Calibre DesignEnhancer工具可以幫助客戶更快地達(dá)成“DRC-Clean”以實(shí)現(xiàn)Tapeout，同時(shí)提高設(shè)計(jì)的可制造性和電路可靠性。

STMicroelectronics智能電源技術(shù)研發(fā)設(shè)計(jì)支持總監(jiān)Pier Luigi Rolandi表示：

“Calibre DesignEnhancer 解決方案幫助我們持續(xù)增強(qiáng)IC設(shè)計(jì)，在解決超規(guī)格電阻和 IR 降壓?jiǎn)栴}等方面功效顯著。”

在對(duì) IC 設(shè)計(jì)執(zhí)行物理驗(yàn)證之前，工程師們往往依靠第三方 P&R 工具來(lái)整合設(shè)計(jì)以進(jìn)行可制造性 (DFM) 優(yōu)化，這通常需要重復(fù)執(zhí)行多次耗時(shí)運(yùn)算才能得到“DRC-Clean”的結(jié)果；而使用西門(mén)子Calibre DesignEnhancer工具，設(shè)計(jì)團(tuán)隊(duì)可以在準(zhǔn)備用于物理驗(yàn)證的版圖過(guò)程中，顯著縮短周轉(zhuǎn)時(shí)間并減少 EM/IR 問(wèn)題。

Calibre DesignEnhancer 工具目前提供三種使用模型

過(guò)孔修改會(huì)自動(dòng)分析版圖，并可插入超過(guò) 100 萬(wàn)個(gè) Calibre-Clean 過(guò)孔，以減小過(guò)孔電阻對(duì) EM/IR 和可靠性造成的影響?；趯?duì) IC 版圖和 signoff 設(shè)計(jì)規(guī)則的深入理解，過(guò)孔插入可以幫助客戶在不影響性能或面積指標(biāo)的情況下實(shí)現(xiàn)功耗目標(biāo)。

電源/接地增強(qiáng)會(huì)自動(dòng)分析版圖，并在開(kāi)放軌道中插入 Calibre nmDRC-Clean 過(guò)孔和連接線以形成并行互聯(lián)，從而降低電源/接地網(wǎng)絡(luò)的電阻，并減少電源網(wǎng)絡(luò)的 IR 和 EM 問(wèn)題。客戶曾使用 Calibre DesignEnhancer 減少了高達(dá) 90% 的 IR 壓降問(wèn)題。

填充單元插入會(huì)優(yōu)化去耦電容 (DCAP) 和填充單元的插入以滿足物理驗(yàn)證的需要。這種方式取代了傳統(tǒng)的 P&R 填充單元插入過(guò)程，有助于提供更高質(zhì)量的結(jié)果并可使運(yùn)行速度提升 10 倍。

西門(mén)子數(shù)字化工業(yè)軟件Calibre設(shè)計(jì)解決方案資深物理驗(yàn)證產(chǎn)品管理總監(jiān)Michael White表示：

“今天的 IC 設(shè)計(jì)環(huán)境充滿挑戰(zhàn)，采用先進(jìn)工藝的工程團(tuán)隊(duì)在工作中往往受到既定的面積和項(xiàng)目時(shí)間約束，因此很難優(yōu)化版圖以實(shí)現(xiàn)可制造性和高性能；而使用 Calibre DesignEnhancer 軟件，設(shè)計(jì)人員可以在設(shè)計(jì)周期的早期發(fā)揮 Calibre 的多邊形處理速度和精度優(yōu)勢(shì)，避免設(shè)計(jì)周期后期出現(xiàn)意外?！?/p>

Calibre DesignEnhancer解決方案采用經(jīng)過(guò)市場(chǎng)驗(yàn)證的技術(shù)、引擎和Calibre規(guī)則集，可以幫助客戶獲得“設(shè)計(jì)即正確”、Calibre DRC-Clean的結(jié)果，同時(shí)signoff驗(yàn)證質(zhì)量。該解決方案能夠讀取OASIS、GDS和LEF/DEF作為輸入文件，并使用OASIS、GDS或增量DEF文件的任意組合來(lái)輸出版圖修改，這樣可以幫助設(shè)計(jì)團(tuán)隊(duì)輕松地將Calibre DesignEnhancer的修改結(jié)果反向標(biāo)注到設(shè)計(jì)數(shù)據(jù)庫(kù)中，以供常用工具執(zhí)行功耗和時(shí)序分析，從而可在設(shè)計(jì)創(chuàng)建生命周期的早期進(jìn)行進(jìn)一步分析。

Calibre DesignEnhancer工具利用行業(yè)接口標(biāo)準(zhǔn)，與所有的主流設(shè)計(jì)和實(shí)施環(huán)境集成，可提供易于使用的工作環(huán)境。Calibre DesignEnhancer套件現(xiàn)在可供所有支持130 nm到2 nm設(shè)計(jì)的領(lǐng)先晶圓代工廠使用，具體取決于使用模型和技術(shù)。