作為目前中國 EDA 行業(yè)覆蓋技術(shù)領(lǐng)域全面、規(guī)模巨大的先進(jìn)技術(shù)交流平臺(tái)，CadenceLIVE China 2023 中國用戶大會(huì)將于8 月 29 日在上海浦東嘉里大酒店盛大舉行，現(xiàn)場參會(huì)注冊(cè)現(xiàn)已開放，誠邀您前來參會(huì)。

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CadenceLIVE 在中國已成功舉辦近 20 屆，時(shí)隔三年再次從線上走到線下，CadenceLIVE China 2023 中國用戶大會(huì)有眾多亮點(diǎn)值得關(guān)注，您絕對(duì)不容錯(cuò)過！

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如今數(shù)字芯片的物理實(shí)現(xiàn)一直是備受業(yè)界關(guān)注的焦點(diǎn)，綜合，時(shí)鐘樹設(shè)計(jì)，自動(dòng)布局布線，時(shí)序功耗等簽核檢查，每個(gè)環(huán)節(jié)都和芯片的最終指標(biāo)息息相關(guān)。

在本場中國用戶大會(huì)上有一相關(guān)技術(shù)分會(huì)場：DIGITAL DESIGN and SIGNOFF，您可以了解 Cadence 主要用戶在相關(guān)環(huán)節(jié)的深度考量，包括利用Xreplay 技術(shù)進(jìn)行功耗的早期預(yù)估和全流程優(yōu)化，如何巧妙使用 Innovus 來預(yù)先評(píng)估并優(yōu)化芯片面積并將其壓縮到極致，以及 3D 芯片如何同源并行高度自動(dòng)化設(shè)計(jì)的探索等等。

其中，Cadence 及 Cadence 合作伙伴也將為您重點(diǎn)介紹 Cadence Tempus 時(shí)序收斂全方位解決方案，您將了解到從高性能核到通訊領(lǐng)域再到汽車電子領(lǐng)域，如何使用 Cadence Innovus 內(nèi)嵌的 Tempus ECO（SOD 流程）縮短模塊級(jí)別時(shí)序收斂的 TAT（周轉(zhuǎn)時(shí)間）以及 Cadence Certus Closure 解決方案在子系統(tǒng)甚至全芯片級(jí)別時(shí)序收斂各個(gè)方面的優(yōu)秀表現(xiàn)。

關(guān)于本次 Cadence Tempus 時(shí)序收斂全方位解決方案，詳細(xì)日程安排如下：

01

Smart Optimization and Timing Closure for Automotive Designs-Block Level to Full-Chip

演講時(shí)間

2023年8月29日14:20 - 14:45

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Tuan Nguyen, Renesas

演講簡介

隨著汽車設(shè)計(jì)需求的增加，設(shè)計(jì)本身的復(fù)雜性也隨之增加。隨著設(shè)計(jì)復(fù)雜性的增加，時(shí)序收斂在模塊級(jí)和芯片頂層都面臨著重大挑戰(zhàn)，設(shè)計(jì)團(tuán)隊(duì)需要借助高性能的設(shè)計(jì)工具，在滿足 PPA（功耗、性能和面積）指標(biāo)的前提下及時(shí)流片。在本文中，我們將介紹多年來我們遇到的與汽車設(shè)計(jì)時(shí)序收斂相關(guān)的所有挑戰(zhàn)，并介紹我們采用的解決方案。這些方案的應(yīng)用使得芯片能夠滿足流片時(shí)間安排，并且該方案也在每次的流片中得到了驗(yàn)證。

02

Comprehensive Fastest Signoff Closure from Block-Level to Full-Chip with Tempus Timing Solution and Cadence Certus Closure Solution in Innovus Implementation System

演講時(shí)間

2023 年 8 月 29 日 14:45 - 15:10

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

趙子瑨, Sanechips

演講簡介

隨著芯片設(shè)計(jì)工藝節(jié)點(diǎn)的不斷推進(jìn)，芯片尺寸隨之減小，其設(shè)計(jì)周期不斷增加。模塊級(jí)的 signoff 收斂在 TAT 時(shí)間和 PPA 方面面臨著巨大的挑戰(zhàn)，頂層設(shè)計(jì)中各模塊之間的接口時(shí)序收斂難度也相應(yīng)增大。因此，一致性的優(yōu)化和 signoff 收斂，從模塊級(jí)到子系統(tǒng)的分步方法的必要性，以確保模塊更快的收斂，以及子系統(tǒng)級(jí)高效、高質(zhì)量的接口時(shí)序優(yōu)化策略已成為芯片設(shè)計(jì)的迫切需求。本文采用 Innovus 實(shí)現(xiàn)系統(tǒng)中使用 SOD 的 Tempus ECO 流程進(jìn)行模塊級(jí)優(yōu)化和收斂，以及 Cadence Certus Closure Solution 基于子系統(tǒng)級(jí)邏輯簡化技術(shù)的 ILM（接口邏輯模型）流程，基于分布式 ECO（工程變更指令）在 PR（布局和布線）階段優(yōu)化頂層接口時(shí)序。測試結(jié)果表明，采用 Innovus 內(nèi)部的 Tempus ECO（SOD 流程）可以有效降低 signoff 的 TAT，并為 ILM 流程提供更好的 PPA，可以減少數(shù)據(jù)讀入設(shè)計(jì)的時(shí)間，并且可以將時(shí)序違規(guī)修復(fù)到可控范圍內(nèi)，優(yōu)化后呈現(xiàn)的結(jié)果具有參考價(jià)值；對(duì)于 Certus Closure 解決方案來說，它不僅可以有效縮短接口時(shí)序的優(yōu)化時(shí)間，對(duì)時(shí)序違例也能進(jìn)行較大程度的修復(fù)。

03

Challenges and Solutions to Achieving Overnight Chiplet Signoff Closure

演講時(shí)間

2023 年 8 月 29 日 15:40 - 16:05

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Avinash, Arm

演講簡介

通過本次的主題演講，我們將在超大規(guī)模 CPU 的 Smart Hierarchy 設(shè)計(jì)和全芯片/芯粒時(shí)序收斂流程的基礎(chǔ)上，討論先進(jìn)節(jié)點(diǎn)（7nm、5nm、3nm）下 Cadence Certus 時(shí)序收斂解決方案的評(píng)估標(biāo)準(zhǔn)和結(jié)果。在下一代支持完全運(yùn)算的 CPU 和 GPU 核心上部署 Certus 時(shí)，我們將在確保最優(yōu) PPA 指標(biāo)的前提下建立一套可擴(kuò)展強(qiáng)且具有高效生產(chǎn)力的流程。我們將介紹利用 Cadence 設(shè)計(jì)全流程（full flow）開發(fā) IP 的相關(guān)優(yōu)勢。Cadence 全設(shè)計(jì)流程中使用的工具包括 Genus、Innovus、Tempus ECO/Certus 模塊級(jí)時(shí)序收斂、Certus 時(shí)序收斂解決方案、Quantus 和用于芯粒/全芯片時(shí)序簽核的 Tempus。

04

Confidently Optimizing and Signing off Automotive Designs with Tempus Timing Solution

演講時(shí)間

2023年8月29日 16:05 - 16:30

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Jing Shao, SemiDrive

演講簡介

在本篇論文中，我們將分享如何使用 Tempus ECO 進(jìn)行時(shí)序優(yōu)化和 Tempus STA 進(jìn)行最終簽核，所有的分享結(jié)果都得到了 silicon 的驗(yàn)證。Tempus ECO 與 Innovus Implementation System 的無縫集成使我們能夠更快地收斂 block level 的時(shí)序，同時(shí)在 full chip level 實(shí)現(xiàn)最佳 PPA。此外，使用 Tempus 進(jìn)行最終 STA 分析還有助于我們得到和 PR 工具更好的時(shí)序一致性， 更精確的性能預(yù)估和更有效的機(jī)器使用率, 滿足既定的芯片上市時(shí)間規(guī)劃。

05

How Has Socionext Shortened STA Schedule in Developing 5nm Large-Scale Design– Tempus DSTA Case Study –

演講時(shí)間

2023年8月29日 15:10 - 15:30

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

（特邀演講視頻）

演講嘉賓

Akihiro Nakamura, Socionext

06

Overnight Chip Level Signoff Closure Using Certus

演講時(shí)間

2023年8月29日 15:30 - 15:45

所屬分會(huì)場

DIGITAL DESIGN and SIGNOFF

（特邀演講視頻）

演講嘉賓

Intel

演講簡介

芯片設(shè)計(jì)行業(yè)面臨著以更小的面積和更低的功耗下提供更高性能的需求所帶來的壓力，這種趨勢對(duì)集成電路（IC）影響深遠(yuǎn)。芯片設(shè)計(jì)公司的目標(biāo)是在芯片上集成更多的功能，同時(shí)提升目標(biāo)頻率并滿足上市的期限。然而，復(fù)雜的設(shè)計(jì)會(huì)遇到時(shí)序方面的挑戰(zhàn)，這會(huì)導(dǎo)致留給時(shí)序收斂和簽核的時(shí)間變得十分有限?，F(xiàn)有的 ECO 方法學(xué)是從芯片級(jí)簽核環(huán)境產(chǎn)生 ECO 列表，但這種方法由于缺少設(shè)計(jì)完整的物理信息，可能會(huì)造成某些問題。

在本次演講中，我們將介紹一種對(duì)層次化設(shè)計(jì)使用的基于 Cadence Certus Closure Solution 實(shí)現(xiàn)時(shí)序 ECO 和時(shí)序收斂的高度分布式的高效流程。我們將討論不同的挑戰(zhàn)和解決方案，并與傳統(tǒng)簽核流程比較 TAT 時(shí)間和最終結(jié)果。利用 Certus 工具軟件，我們?cè)谛酒?jí)的同步優(yōu)化和簽核收斂方面實(shí)現(xiàn)了 5 倍的效率提升，在一晚上的時(shí)間內(nèi)完成了優(yōu)化和收斂。這一解決方案集成了 Innovus、Tempus、Pegasus 和 Quantus 等其他工具，實(shí)現(xiàn)全芯片的物理優(yōu)化和實(shí)現(xiàn)。就如各種指標(biāo)所表明的那樣， 借助 Certus，我們改善了芯片級(jí) ECO/時(shí)序可預(yù)測性，縮短了 TAT 時(shí)間，并得到質(zhì)量更好的結(jié)果，例如時(shí)序修復(fù)率上獲得了~ 75-90% 的收益，物理上修復(fù)后 DRC 數(shù)量不會(huì)多過修復(fù)前 DRC 數(shù)量， TAT 時(shí)間上傳統(tǒng)流程（150 小時(shí)）遠(yuǎn)大于 Certus 流程（< 24 小時(shí)）。

會(huì)議注冊(cè)

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8 月 29 日活動(dòng)當(dāng)天，設(shè)有八大分會(huì)場，聚焦驗(yàn)證、PCB 封裝設(shè)計(jì)及系統(tǒng)級(jí)仿真、模擬定制設(shè)計(jì)、數(shù)字設(shè)計(jì)和簽核、汽車電子和 IP 解決方案、AI 和大數(shù)據(jù)分析等 6 大專題，涉及人工智能（AI）、大數(shù)據(jù)、汽車電子、網(wǎng)絡(luò)通信、5G/6G、新能源、工業(yè)自動(dòng)化等眾多應(yīng)用方向，以及 60+ 技術(shù)主題分享。

歡迎注冊(cè)報(bào)名本次大會(huì)

我們期待在 CadenceLIVE China 2023

中國用戶大會(huì)上與您相約而遇

這場技術(shù)盛宴，絕對(duì)不容錯(cuò)過

恭候您的蒞臨！

CadenceLIVE China 2023 直通車

（您可點(diǎn)擊以下內(nèi)容，了解更多大會(huì)信息）

大會(huì)詳情

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您的 CadenceLIVE China 2023 中國用戶大會(huì)邀請(qǐng)函，請(qǐng)查收！

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主題演講嘉賓揭曉！邀您 8 月 29 日線下共聚 CadenceLIVE China 2023

專題議程

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CadenceLIVE China 2023丨AI 和大數(shù)據(jù)分析專題議程揭曉

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CadenceLIVE China 2023丨驗(yàn)證專題 1 議程揭曉

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CadenceLIVE China 2023丨驗(yàn)證專題 2 議程揭曉

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CadenceLIVE China 2023丨模擬定制設(shè)計(jì)專題議程揭曉

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CadenceLIVE China 2023丨PCB、封裝設(shè)計(jì)及系統(tǒng)級(jí)仿真專題 1 議程揭曉

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CadenceLIVE China 2023丨PCB、封裝設(shè)計(jì)及系統(tǒng)級(jí)仿真專題 2 議程揭曉

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CadenceLIVE China 2023丨汽車電子和 IP 解決方案專題議程揭曉

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CadenceLIVE China 2023丨數(shù)字設(shè)計(jì)和簽核專題議程揭曉

相關(guān)活動(dòng)

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簽到提醒 | CadenceLIVE China 2023 報(bào)名火熱進(jìn)行中，參與每日打卡好禮享不停！

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全天日程搶先看！分享 CadenceLIVE China 2023 中國用戶大會(huì)，領(lǐng)取宣傳好禮！

關(guān)于 Cadence

Cadence 是電子系統(tǒng)設(shè)計(jì)領(lǐng)域的關(guān)鍵領(lǐng)導(dǎo)者，擁有超過 30 年的計(jì)算軟件專業(yè)積累?；诠镜闹悄芟到y(tǒng)設(shè)計(jì)戰(zhàn)略，Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設(shè)計(jì)概念成為現(xiàn)實(shí)。Cadence 的客戶遍布全球，皆為最具創(chuàng)新能力的企業(yè)，他們向超大規(guī)模計(jì)算、5G 通訊、汽車、移動(dòng)設(shè)備、航空、消費(fèi)電子、工業(yè)和醫(yī)療等最具活力的應(yīng)用市場交付從芯片、電路板到完整系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)九年名列美國財(cái)富雜志評(píng)選的 100 家最適合工作的公司。如需了解更多信息，請(qǐng)?jiān)L問公司網(wǎng)站www.cadence.com。

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