SiC MOSFET 作為第三代寬禁帶半導體具有擊穿電場高、熱導率高、電子飽和速率高、抗輻射能力強等優(yōu)勢，在各種各樣的電源應用范圍在迅速地擴大。其中一個主要原因是與以前的功率半導體相比，SiC MOSFET 使得高速開關動作成為可能。但是，由于開關的時候電壓和電流的急劇變化，器件的封裝電感和周邊電路的布線電感影響變得無法忽視，導致漏極源極之間會有很大的電壓尖峰。這個尖峰不可以超過使用的MOSFET 的最大規(guī)格，那就必須抑制尖峰。

MOS_DS電壓尖峰產(chǎn)生的原因

在半橋電路中，針對MOS漏極和源極產(chǎn)生的尖峰抑制方法之一就是增加緩沖電路，其設計方法說明了漏極源極之間的電壓尖峰是由于在Turn ON 時流過的電流的能量儲存在線路和基板布線的寄生電感中，并與開關元件的寄生電容共振所產(chǎn)生的。

圖 1圖示尖峰產(chǎn)生時的振鈴電流路線 圖1由HS (High side) 和LS (Low side) 的開關元件組成的半橋結構。

當LS 元件Turn ON時，開關電流IMAIN流動的情況。這個IMAIN通常從Vs流入再通過配線電感LTRACE。

當LS 元件Turn OFF 時，在LTRACE 流動的IMAIN 通常會通過接在輸入電源HVdc-PGND 之間的Bulk 電容CDC，經(jīng)由HS 元件和LS 元件的寄生電容如圖中虛線所示流動。

此時，在LS 側漏極源極之間LTRACE和MOSFET 的寄生電容COSS（CDS+CDG）之間發(fā)生諧振現(xiàn)象，在漏極源極之間產(chǎn)生尖峰。

VDS_SURGE：尖峰的最大值

VHVDC：HVdc 端的電壓

ROFF：MOSFET Turn OFF 時的電阻

如圖2 HVdc 電壓為800V 時，VDS_SURGE為961V，振鈴頻率約為33MHz。使用方程式（1）根據(jù)該波形計算出LTRACE 約110nH。

下面在電路中添加圖3所示的緩沖電路CSNB，這個時候電壓尖峰降低了50V 以上（約901V），振鈴頻率也變大為44.6MHz，由圖4可知，包含CSNB 在內的電路網(wǎng)中的LTRACE 變小了。同樣，使用式（1）可算出LTRACE 約為71nH。

一般需要線路布局設計為配線電感最小化，但通常優(yōu)先考慮的是元件的散熱設計，因此布線設計不一定理想。因此通過盡可能在開關裝置附近布置緩沖電路，以形成旁路電路，將電壓尖峰產(chǎn)生的源頭——布線電感最小化，還可以吸收積蓄在布線電感中的能量。這樣就可以將開關元件的電壓鉗位住，縮小Turn OFF 電壓尖峰。

緩沖電路的種類

緩沖電路分為由電阻、線圈和電容器等被動部件組合的電路，和包含半導體元器件的主動電路。

為了更好地發(fā)揮其的效果，必須將這些緩沖電路盡可能布局在在開關元件的附近。

CSNB緩沖電路零件數(shù)目少，但必須連接到橋式結構的上部和下部之間，因此缺點是線路會變得較長，因此通常不是用分立元器件，而是多用2合1 的分立元器件模塊。

RC 緩沖電路可在各開關元件附近能布局緩沖電路，不過，必須確保每次元件Turn ON 時CSNB 中積存的全部能量均由RSNB 消耗掉。因此，當開關頻率變高時，RSNB 所消耗的電力可能會變?yōu)閿?shù)W，而CSNB 很難很大，所以抑制尖峰的效果也會變得有限。此外，RSNB 的尖峰吸收能力有限，因此抑制效果也會受限。

RCD 緩沖電路的RSNB 消耗的電力與(b)相同，但因為只經(jīng)由二極管吸收尖峰，比起(b)的吸收效果高、更實用。但是，需要注意使用的二極管的恢復特性，因為吸收尖峰時的電流變化大，需要極力減少緩沖電路的配線電感。另外，如果將RSNB 與CSNB 并聯(lián)，在動作上也是相同的。

非放電型RCD 緩沖電路的RSNB 只消耗CSNB 所吸收的電壓尖峰能量，CSNB 所積蓄的能量不會每次開關都充分釋放出來。因此，即使開關頻率加快，RSNB 的消耗功率也不會變得很大，可以將CSNB 增大，大幅提高電路的抑制效果。但樣線路布局變得復雜，如果不是4 層以上的基板，布線會極為困難。

如上所述，這里介紹的緩沖電路各有長短，需要根據(jù)電源電路結構和轉換功率容量選擇最佳的緩沖電路。

緩沖電路的設計方法

1．圖5所示的緩沖電路是通過CSNB 吸收LTRACE 積蓄的能量。因此，在緩沖電路中形成的LSNB 必須比LTRACE 小。由于CSNB 中積蓄的能量基本不放電，靜電容量越大電壓尖峰抑制效果變好,但使用的電容器的等價串聯(lián)電感 (ESL) 也必須考慮到LSNB 中。一般來說，電容器的尺寸越大ESL 越大，在選擇靜電容量時要注意。

為了將LTRACE 中積蓄的能量全部用CSNB 吸收， 需以算式(2)所示靜電電容為依據(jù)選定電容。

2．RC 緩沖電路的設計

圖6所示為RC緩沖電路動作時的電流路徑與CSNB緩沖電路一樣：

CSNB的數(shù)值由算式(2)決定，而RSNB 的參考值根據(jù)算式(3)求得。

fSW：開關頻率

VSNB：放電緩沖電壓（VDS_SURGE 的0.9 倍）

決定RSNB 之后，以算式(4)計算出RSNB 的消耗功率，選定功率滿足要求的電阻。

對于RC 緩沖電路，算式(4)追加了第二項，因為fSW 或VHVDC越高RSNB 所消耗的電力越大，PSNB 太大導致電阻選定困難時，必須降低CSNB 的靜電容量值重新計算。

另外，為了RC 緩沖電路充分吸收電壓尖峰，RSNB 和CSNB 的諧振頻率ωSNB 必須比電壓尖峰的諧振頻率ωSURGE 低很多，需要結合算式(5)所示的RC 緩沖電路的諧振頻率ωSNB 來確認。

3．放電型RCD 緩沖電路的設計

放電型RCD 緩沖電路的設計基本上與RC 緩沖電路相同。只是由于是通過二極管吸收的尖峰，所以不需要通過算式(5)確認諧振頻率。并且，二極管必須選定為恢復電流小的型號。

4．非放電型RCD 緩沖電路的設計

非放電型RCD 緩沖電路與放電型RCD 緩沖電路不同，RSNB消耗的電力僅限于電壓尖峰的能量，用于抑制容許損失的RSNB的選擇范圍很廣。因此可以增大CSNB 的靜電容量，提高鉗位的效果。CSNB 由算式(2)決定，RSNB 由算式(3)決定,而RSNB 的消耗功率由算式(6)決定，沒有算式(4)中包含CSNB 及fsw 的第二項。因此，由CSNB 或fsw 產(chǎn)生的消耗功率增加基本沒有，能選擇大的靜電容量的CSNB，不僅僅緩沖電路的鉗位效果更好，還能對應fsw 的高頻化。

圖8所示為非放電型RCD 緩沖電路動作時的放電路徑。因為上臂的尖峰朝向PGND、下臂的尖峰朝向HVdc，放電流經(jīng)由RSNB 流動，不那么受線路電感影響。另一方面，連接到MOSFET 的漏極源極之間的布線電感LSNB 因為電流變化大，電感值需要盡量小。

封裝不同而造成的電壓尖峰差異

最后說明的是，Turn OFF 尖峰根據(jù)封裝的不同而有差異。圖9是 SiC MOSFET 的代表性封裝, (a)是被廣泛采用的TO-247-3L，(b)是近幾年漸漸擴大采用的用于驅動電路的源極端子（即所謂的開爾文接法）的TO-247-4L。

4L 型與3L 型相比，改變了驅動電路路徑，使開關速度加快。由于這個原因，Turn ON 電壓尖峰和Turn OFF 電壓尖峰變得更大。圖10為3L 類型和4L 類型的Turn OFF 電壓尖峰的對比波形。VDS＝800V、RG_EXT＝3.3Ω、ID＝65A 時的Turn OFF波形，漏極源極間電壓尖峰3L 類型為957V，而4L 類型則為1210V。

如上所述，橋式電路中的MOSFET 的柵極信號在MOSFET之間相互關聯(lián)、動作，并在柵極源極之間產(chǎn)生預料之外的電壓尖峰，其抑制方法需要考慮基板的線路布線，根據(jù)情況不同采取不同的對應。

本文轉載自：Arrow Solution

審核編輯 黃宇