本案例描述了一個由于CPU和PHY之間RGMII時序不滿要求導致通信異常問題，最后通過電感材料（磁珠）對信號相位的移位特性來改變信號延時，從而解決RGMII信號延時不夠的案例，實驗結果通過。

一、問題描述

某單板上某物理層芯片和CPU之間的接口，采用的是RGMII方式。在該單板調試過程中，發(fā)現(xiàn)物理層芯片發(fā)送給CPU的方向，數(shù)據(jù)一直不通。測量芯片輸出的RGMII信號發(fā)現(xiàn)，芯片已經(jīng)有發(fā)出時鐘和數(shù)據(jù)信號，但是CPU接收端無法識別，在CPU的RGMII接收寄存器中，接收到的數(shù)據(jù)個數(shù)一個為0。

經(jīng)實測信號分析，由于時序不滿足要求，沒法達到接收端建立時間要求導致該問題。如下對該問題進行分析和解決。

二、問題分析

在CPU接收端，RGMII的接收時序如下：

圖1. RGMII接收端時序要求

從上面的時序要求看，在接收端，要求RGMII的時鐘信號邊沿比數(shù)據(jù)信號的邊沿延遲最小1ns，典型的延遲時間是2ns。延遲2ns的時候，RGMII的時鐘邊沿正好在數(shù)據(jù)的中間。

還硬件方案中CPU端RGMII工作電壓為2.5V，在物理層RGMII工作電壓是3.3V。CPU和物理層芯片之間，通過轉換芯片74AVC164245進行電平轉換。具體的連接圖如下：

圖2. 物理層端的RGMII原理圖

圖3. RGMII接口中的電平轉換原理圖

圖4. CPU端的RGMIII原理圖

在CPU接收端，測量接收到的RGMII時鐘和數(shù)據(jù)，邊沿是對齊的，建立時間不夠不符合時序要求1ns的延時。在CPU的RGMII控制寄存器中，對時鐘延遲時間進行設置，但依然不能達到要求。經(jīng)與CPU廠家溝通以及實測，這個RGMII控制寄存器能調整的接收時鐘延遲，最大只能到600ps。在發(fā)送端芯片內，無法對RGMII的發(fā)送時鐘進行延時設置。

三、問題解決

為了驗證該問題，首先做如下驗證分析：

（1）為解決這個問題，考慮到增加走線長度，按照信號在PCB上的傳輸特性，1ns的延時，PCB內層走線的話，要繞5600mil，明顯不現(xiàn)實。

（2）電平轉換芯片74AVC164245手冊中輸入輸出信號的延時，在1ns到4ns之間。正好在單板上，74AVC164245芯片有空余的PIN還沒有使用，通過飛線的方式，把RGMII的時鐘，在轉換芯片上，多繞了一次，測試發(fā)現(xiàn)，數(shù)據(jù)可以通了。通過示波器測量信號，發(fā)現(xiàn)此時時鐘比數(shù)據(jù)，延遲了大概1.5ns，滿足接收端的RGMII時序要求。用這個飛線的方式，做大流量跑流測試，丟包嚴重，性能不穩(wěn)定。

通過以上驗證分析，在不改板前提下兩種方式都無法解決該問題。經(jīng)分析和頭腦風暴，考慮到電感對信號的延時的特性，嘗試使用感性材料來實現(xiàn)時鐘的延遲。從理論上看，串聯(lián)在鏈路中的電感，可以使交流信號相位延遲90度，這里的RGMII信號，時鐘是125MHz，延遲90度，正好就是2ns，符合RGMII的接收時序要求。

把物理層芯片的RGMII輸出端的匹配電阻R26，換為100MHz@220歐的磁珠，測試發(fā)現(xiàn)數(shù)據(jù)可以正常通訊，在大流量，長時間的拷機過程中，未出現(xiàn)丟包的情況。測量磁珠前后的時鐘波形，發(fā)現(xiàn)時鐘結果磁珠后，延時大概1.6ns。更換100MHz@600歐姆的磁珠，時鐘延時2ns，但磁珠交流阻值越大，對信號的衰減也越大?？紤]到時鐘衰減和和延遲的結合，使用100MHz@180歐的磁珠，測試發(fā)現(xiàn)時鐘信號幅度滿足要求，延時1.5ns，能滿足要求。經(jīng)過大流量測試，無丟包情況，通過實驗。

四、問題總結

本案例利用一個“野路子”解決硬件調試中常見的問題，該解決思路拓寬了我們思維邊界；同時也告訴我們當遇到問題時，堅持第一性原則，追本溯源到最底層最原始的物理原理去，定能柳暗花明又一村。

來源： 本文轉載自硬件電子工程師公眾號

審核編輯：湯梓紅