當(dāng)邏輯電路由多個(gè)邏輯門組成且不含存儲(chǔ)電路，對(duì)于給定的輸入變量組合將產(chǎn)生確定的輸出，則這種邏輯電路稱為組合邏輯電路。在組合邏輯電路中，電路任一時(shí)刻的輸出電平只取決于該時(shí)刻各輸入電平的組合。

基本組合邏輯電路，積之和(SOP)表達(dá)式由與門(AND)和或門(OR)來實(shí)現(xiàn)，一個(gè)與門對(duì)應(yīng)于一個(gè)乘積項(xiàng)，而或門實(shí)現(xiàn)對(duì)所有的乘積項(xiàng)相加，這種積之和表達(dá)式的實(shí)現(xiàn)稱為與或(AND-OR)邏輯，它是實(shí)現(xiàn)標(biāo)準(zhǔn)布爾函數(shù)的基本形式。本節(jié)將介紹與或邏輯！

與或邏輯生成一個(gè)積之和表達(dá)式，圖a中給出了一個(gè)用ANSI標(biāo)準(zhǔn)圖形符號(hào)表示的與或電路，由兩個(gè)二輸入與門和一個(gè)二輸入或門組成;圖b是對(duì)應(yīng)的ANSI標(biāo)準(zhǔn)矩形輪廓符號(hào)。

上圖所示的四輸入與或邏輯電路的真值表如表所示，同時(shí)第一級(jí)與門的輸出(AB和CD列)也列在真值表中。

與或（AND-OR）電路的邏輯運(yùn)算表述如下：對(duì)于四輸入與或邏輯電路，如果輸入A和輸入B都是高電平（1）或者輸入C和輸入D都是高電平（1），則輸出X就是高電平。

上圖中輸出表達(dá)式上方所標(biāo)注的術(shù)語SOP表示積之和(sum-of product, SOP)。在前面中已經(jīng)明確了與運(yùn)算實(shí)質(zhì)就是布爾乘法，因此，當(dāng)兩個(gè)或多個(gè)變量進(jìn)行與運(yùn)算時(shí)所對(duì)應(yīng)的結(jié)果就是一一個(gè)乘積項(xiàng)。由此可知AB和CD均是布爾乘積項(xiàng)。而或運(yùn)算實(shí)質(zhì)就是布爾加法，當(dāng)乘積項(xiàng)AB和CD做或運(yùn)算時(shí)，結(jié)果實(shí)現(xiàn)的是兩個(gè)乘積項(xiàng)的布爾加法。因此，表達(dá)式x=AB+CD是一個(gè)積之和表達(dá)式。一個(gè)SOP表達(dá)式可是多個(gè)與項(xiàng)(乘積項(xiàng))相或的結(jié)果。

審核編輯：黃飛