優(yōu)化高性能CPU的ICG延遲設(shè)置

report_timing -path_type full_clock

請問這里SDC為何約束到了ICG的CP端外，還約束了ICG的Q端？假設(shè)注釋掉Q端的約束，如下圖，會有什么問題？

去掉后，timing報(bào)告如下，明顯setup timing變差了很多。

report_timing -path_type full_clock

因此，約束ICG的latency為-400ps，目的是把ICG從reg拉開400ps，如果不約束ICG的Q，那么工具為了minimize skew，會默認(rèn)ICG后面所有的reg的CLK的latency和ICG是一樣的-400ps。此時，時鐘還是是理想的。因此需要給ICG的Q端也約束上latency，此處約束為-50ps。不經(jīng)過這個ICG的CLK pin默認(rèn)latency為0。

注意，ICG本身容易setupviolation，默認(rèn)icg 和reg 越近越好。

“2.5GHz頻率，12nm工藝，DVFS低功耗A72后端培訓(xùn)”

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12nm Cortex-A72后端實(shí)戰(zhàn)

本項(xiàng)目是真實(shí)項(xiàng)目實(shí)戰(zhàn)培訓(xùn)，低功耗UPF設(shè)計(jì)，后端參數(shù)如下：

工藝：12nm

頻率：2.5GHz

資源：2000_0000instances

低功耗：DVFS

為了滿足廣大學(xué)員的訴求，我們將12nm A72 TOP課程分為兩個版本：

1、基礎(chǔ)版（價(jià)格是知名機(jī)構(gòu)的1/5，全國最低價(jià)）

2、進(jìn)階版（低功耗、hierarchy UPF、Stampling）！業(yè)界最先進(jìn)技術(shù)！

進(jìn)階版本的低功耗設(shè)計(jì)如下：7個power domain

Stampling打起來真是高級手工藝術(shù)，全網(wǎng)唯一：

Flow：PartitionFlow

時鐘結(jié)構(gòu)分析：

復(fù)位結(jié)構(gòu)分析：

12nm 2.5GHz的A72實(shí)戰(zhàn)訓(xùn)練營需要特別設(shè)置Latency，TOP結(jié)構(gòu)如下，參加過景芯SoC全流程訓(xùn)練營的同學(xué)都知道CRG部分我們會手動例化ICG來控制時鐘，具體實(shí)現(xiàn)參見40nm景芯SoC全流程訓(xùn)練項(xiàng)目，本文介紹下12nm 2.5GHz的A72實(shí)戰(zhàn)訓(xùn)練營的Latency背景，歡迎加入實(shí)戰(zhàn)。

時鐘傳播延遲Latency，通常也被稱為插入延遲（insertion delay）。它可以分為兩個部分，時鐘源插入延遲（source latency）和時鐘網(wǎng)絡(luò)延遲（Network latency)。

大部分訓(xùn)練營同學(xué)表示平時都直接將Latency設(shè)置為0了，那latency值有什么用呢？其實(shí)這相當(dāng)于一個target值，CTS的engine會根據(jù)你設(shè)置的latency值來插入buffer來實(shí)現(xiàn)你的latency target值。

下圖分為1st Level ICG和2nd Level ICG，請問這些ICG為什么要分為兩層？

請問，為什么不全部把Latency設(shè)置為0？2nd Level ICG的latency應(yīng)該設(shè)置為多少呢？

latency大小直接影響clock skew的計(jì)算。時鐘樹是以平衡為目的，假設(shè)對一個root和sink設(shè)置了400ps的latency值，那么對另外的sink而言，就算沒有給定latency值，CTS為了得到較小的skew，也會將另外的sink做成400ps的latency。請問，為何要做短時鐘樹？因?yàn)檫^大的latency值會受到OCV和PVT等因素的影響較大，并有time derate的存在。

審核編輯：黃飛