Cadence Allegro Package Designer Plus提供了一個(gè)完整的原理圖驅(qū)動(dòng)的封裝基板布局布線環(huán)境。用于FlipChip，Wirebonding，SiP模塊等多種形式的封裝物理設(shè)計(jì)。這包括基板布局和布線，芯片、基板和系統(tǒng)級(jí)別上最終的連接優(yōu)化，生產(chǎn)準(zhǔn)備，全面的設(shè)計(jì)驗(yàn)證和流片。

它還集成了I/O規(guī)劃協(xié)同設(shè)計(jì)能力（面向數(shù)字IC）和三維晶元堆疊結(jié)構(gòu)生成與編輯功能。它支持所有的封裝類型，包括PGA、BGA、uBGA、芯片級(jí)封裝、倒裝芯片和鍵合芯片封裝。

在所有相關(guān)的設(shè)計(jì)構(gòu)造中，可實(shí)現(xiàn)管理設(shè)計(jì)元件之間的物理實(shí)現(xiàn)、電氣和制造規(guī)則，讓設(shè)計(jì)師可以對(duì)整個(gè)系統(tǒng)的互聯(lián)進(jìn)行權(quán)衡和優(yōu)化。實(shí)時(shí)設(shè)計(jì)規(guī)則檢查（DRC）可支持層壓、陶瓷、及鍍膜技術(shù)間各種組合的復(fù)雜和獨(dú)特的規(guī)則要求。APD+額外的選項(xiàng)包還支持多重腔體、復(fù)雜形狀與交互式和自動(dòng)化引線鍵合。

功能說明