概述
ADF4378 是一款高性能、超低抖動(dòng)、整數(shù) N 鎖相環(huán) (PLL)，具有集成壓控振蕩器 (VCO) 和系統(tǒng)電壓源 (SYSREF) 重定時(shí)器，非常適合數(shù)據(jù)轉(zhuǎn)換器和混合信號前端 (MxFE) 時(shí)鐘應(yīng)用程序。高性能 PLL 具有 ?239 dBc/Hz：歸一化帶內(nèi)相位本底噪聲、超低 1/f 噪聲以及高相位/頻率檢測器 (PFD) 頻率，可實(shí)現(xiàn)超低帶內(nèi)噪聲和集成抖動(dòng)。ADF4378 的基本 VCO 和輸出分頻器可產(chǎn)生 800 MHz 至 12.8 GHz 的頻率。ADF4378 集成了所有必需的電源旁路電容器，可節(jié)省緊湊板上的板空間。
數(shù)據(jù)表：*附件：ADF4378具有集成VCO和確定性通用脈沖重定時(shí)器的微波寬帶合成器技術(shù)手冊.pdf

對于多個(gè)數(shù)據(jù)轉(zhuǎn)換器和 MxFE 時(shí)鐘應(yīng)用，通過對輸出同步特性實(shí)現(xiàn)自動(dòng)基準(zhǔn)，對過程、電壓和溫度特性的輸出延遲實(shí)現(xiàn)匹配的基準(zhǔn)，并對輸出延遲調(diào)整功能特性實(shí)現(xiàn)低于 ±0.1 ps 的無抖動(dòng)基準(zhǔn)，ADF4378 簡化了其他時(shí)鐘解決方案所需的時(shí)鐘對齊和校準(zhǔn)程序。

通用脈沖重定時(shí)器功能可實(shí)現(xiàn) SYSREF、SYNC 和多芯片同步 (MCS) 架構(gòu)的可預(yù)測且精確的多芯片時(shí)鐘和脈沖對齊。通過將 ADF4378 與分配基準(zhǔn)和 SYSREF 信號對的集成電路 (IC) 配對，支持 JESD204B 和 JESD204C 子類 1 解決方案。脈沖重定時(shí)器功能允許廣泛分布的 SYSREF 僅滿足較慢的基準(zhǔn)頻率時(shí)序而不是更嚴(yán)格的輸出時(shí)鐘時(shí)序，從而簡化了系統(tǒng)設(shè)計(jì)。串行外設(shè)接口 (SPI) 可選電流模式邏輯 (CML)/低電壓正/偽發(fā)射極耦合邏輯 (LVPECL) 或低壓差分信號 (LVDS)，SYSREF 輸入和 LVDS SYSREF 輸出允許 CML 到 LVDS 信號轉(zhuǎn)換，這簡化了各種轉(zhuǎn)換器的時(shí)鐘和 SYSREF 對齊。脈沖重定時(shí)器功能還可與其他 IC 的收發(fā)器 MCS 信號和 SYNC 信號一起使用。
特性

• 輸出頻率范圍：800MHz 至 12.8GHz
• 抖動(dòng) = 18 fs RMS （集成帶寬：100 Hz 至 100 MHz）
• 抖動(dòng) = 27 fs RMS （ADC SNR 方法）
• 寬帶本底噪聲：12 GHz 時(shí)為 -160 dBc/Hz
• PLL 規(guī)格：
  • -239 dBc/Hz：歸一化帶內(nèi)相位本底噪聲
  • -147 dBc/Hz：歸一化帶內(nèi) 1/f 噪聲
  • 鑒相器頻率達(dá) 500 MHz
• 基準(zhǔn)輸入頻率達(dá) 1 GHz
• 典型 -100 dBc PFD 雜散
• 基準(zhǔn)輸出延遲規(guī)格
  • 零件間標(biāo)準(zhǔn)偏差：3 ps
  • 溫度漂移：0.03 ps/℃
  • 調(diào)整步長：<+/-0.1 ps
• 多芯片輸出相位對齊
• 重新定時(shí)的 LVDS SYSREF 輸出
• 3.3V 和 5V 電源
• 7 mm x 7 mm 48 引腳 LGA 封裝

應(yīng)用

• 高性能數(shù)據(jù)轉(zhuǎn)換器和 MxFE 時(shí)鐘
• 無線基礎(chǔ)設(shè)施（MC-GSM、5G）
• 測試和測量
• 具有集成數(shù)據(jù)轉(zhuǎn)換器的 FPGA

功能框圖

時(shí)序圖

引腳配置描述

典型性能特征

模數(shù)轉(zhuǎn)換器（ADC）采樣時(shí)鐘輸入驅(qū)動(dòng)要求

現(xiàn)代高速、高分辨率的ADC是敏感組件，在許多方面能夠達(dá)到甚至超越實(shí)驗(yàn)室儀器的性能。模擬信號輸入上的噪聲或干擾信號、采樣時(shí)鐘輸入上的電壓參考，都很容易在數(shù)字化數(shù)據(jù)中顯現(xiàn)出來。為了使ADC發(fā)揮出最佳性能，采樣時(shí)鐘輸入必須由干凈、低抖動(dòng)的信號驅(qū)動(dòng)。

圖106展示了典型ADC采樣時(shí)鐘輸入的簡化版本。在圖106中，不同ADC的輸入引腳可能標(biāo)記為ENC±（用于編碼）或CLK±（用于時(shí)鐘） 。該輸入由一個(gè)差分限幅放大器級組成，其后是一個(gè)緩沖器，該緩沖器直接控制ADC的采樣保持電路。

圖106. 簡化的采樣時(shí)鐘電路

采樣時(shí)鐘輸入放大器也受益于快速轉(zhuǎn)換的輸入信號，因?yàn)榉糯笃髯陨泶嬖谠肼?。通過快速轉(zhuǎn)換跨越交叉區(qū)域，與轉(zhuǎn)換緩慢時(shí)相比，放大器噪聲產(chǎn)生的抖動(dòng)更小。如圖106所示，ADC的采樣時(shí)鐘輸入通常為差分形式，差分采樣時(shí)鐘的共模電壓比ADF4378的輸出電壓低。圖106還展示了具有不同共模電壓的采樣時(shí)鐘輸入。大多數(shù)ADC應(yīng)用需要交流耦合來在兩種共模電壓之間轉(zhuǎn)換。

ADF4378輸出網(wǎng)絡(luò)

ADF4378的差分輸出旨在與大多數(shù)差分信號器件連接，同時(shí)驅(qū)動(dòng)具有遠(yuǎn)場端接的傳輸線。圖108、圖109和圖110展示了交流耦合輸出配置。請注意，在某些接收器器件中，100Ω端接電阻位于器件內(nèi)部，在這種情況下，外部100Ω電阻就無需使用。

ADF4378還與需要50Ω端接的單端輸出器件連接。在這種情況下，未使用的差分輸出應(yīng)交流耦合至50Ω端接。對于圖110中的單端示例，CLKP和CLKN引腳可短路。