概述
LTC 6951 是一款具一個(gè)全集成型 VCO 的高性能、低噪聲鎖相環(huán) (PLL)。低噪聲 VCO 未使用外部組件，并且在沒有外部系統(tǒng)支持的情況下在內(nèi)部校準(zhǔn)至正確的輸出頻率。

時(shí)鐘發(fā)生部分提供了 5 個(gè)基于 VCO 前置分頻器信號(hào)的輸出，并具有用于每個(gè)輸出的個(gè)別分頻器。四個(gè)輸出具有非常低噪聲、低偏斜 CML 邏輯信號(hào)。第五個(gè)輸出是低噪聲 LVDS。所有的輸出可實(shí)現(xiàn)同步并采用可編程延遲設(shè)定至精準(zhǔn)的相位對(duì)齊。

如果任何期望的輸出頻率位于 2.5GHz 至 2.7GHz、1.66GHz 至 1.8GHz、或 1.25GHz 至 1.35GHz 的范圍內(nèi)，那么選擇 LTC6951-1。對(duì)于所有其他的頻率則選擇 LTC6951。
數(shù)據(jù)表：*附件：LTC6951具集成型VCO的超低抖動(dòng)、多輸出時(shí)鐘合成器技術(shù)手冊(cè).pdf

應(yīng)用

• 高性能數(shù)據(jù)轉(zhuǎn)換器計(jì)時(shí)
• 無(wú)線基礎(chǔ)設(shè)施
• 測(cè)試和測(cè)量

特性

• 集成VCO的低噪聲整數(shù)N分頻PLL
• 輸出抖動(dòng)
  • 90fs RMS（12kHz至20MHz）
  • 115fs RMS（ADC SNR方法）
• 本底噪聲 = –165dBc/Hz (250MHz)
• EZSync ^?^ 、ParallelSync ^?^ 多芯片同步
• 用于JESD204B/JESD204C的SYSREF產(chǎn)生，子類1
• 輸出頻率范圍：
  • 1.95MHz至2.5GHz（LTC6951）
  • 2.1MHz至2.7GHz（LTC6951-1）
• 歸一化帶內(nèi)相位本底噪聲：–229dBc/Hz
• 歸一化帶內(nèi)1/f噪聲：–277dBc/Hz
• 五個(gè)獨(dú)立的、低噪聲輸出
• 基準(zhǔn)輸入頻率高達(dá)425MHz
• LTC6951Wizard ^?^ 軟件設(shè)計(jì)工具支持
• 工作結(jié)溫范圍：-40°C至105°C

典型應(yīng)用

引腳配置

電特性

框圖

時(shí)序圖

工作原理

LTC6951 是一款高性能整數(shù) N 型鎖相環(huán)（PLL），配備低噪聲壓控振蕩器（VCO）。其多輸出時(shí)鐘發(fā)生器集成了凌力爾特公司（Linear Technology）專有的 EZSync 和 ParallelSync 技術(shù)，可實(shí)現(xiàn)跨多個(gè)輸出和多個(gè)芯片的同步。通過(guò)結(jié)合其極低的帶內(nèi)相位噪聲和出色的 VCO 噪聲特性，該器件能夠?qū)崿F(xiàn)卓越的集成抖動(dòng)性能。

參考輸入緩沖器

鎖相環(huán)的參考頻率以差分方式施加到引腳 REF? 和 REF? 上。這些高阻抗輸入是自偏置的，必須通過(guò) 1μF 電容進(jìn)行交流耦合（簡(jiǎn)化示意圖見圖 1）?；蛘?，可通過(guò)將 REF? 引腳旁路到地，并在 REF? 引腳施加參考頻率來(lái)實(shí)現(xiàn)單端輸入。如果單端信號(hào)大于 2.7V???，則使用 470pF 電容作為接地旁路。

必須向 REF? 輸入引腳施加高質(zhì)量信號(hào)，因?yàn)樗鼈優(yōu)檎麄€(gè)鎖相環(huán)提供參考頻率基準(zhǔn)。為實(shí)現(xiàn)器件的帶內(nèi)相位噪聲性能，需向 50Ω 輸入施加至少 6dBm 的方波信號(hào)，或施加至少 0.5V??? 且斜率至少為 20V/μs 的方波信號(hào)。圖 2 展示了針對(duì)不同參考類型的推薦接口。

通過(guò)串行端口寄存器可提供其他選項(xiàng)，以進(jìn)一步優(yōu)化應(yīng)用。FILT 位控制參考輸入緩沖器的低通濾波器，應(yīng)根據(jù) fREF 設(shè)置該位，以限制參考信號(hào)噪聲。只有在 FILT 位設(shè)置正確的情況下，才能達(dá)到 LNORM 歸一化帶內(nèi)相位噪聲基準(zhǔn)。表 1 給出了推薦設(shè)置。方波輸入應(yīng)設(shè)置為“0”。

參考對(duì)齊輸出（RAO）

RAO 位（寄存器 h03）控制鎖相環(huán)（PLL）的基本配置。圖 3 為 PLL 環(huán)路圖，當(dāng) RAO 位設(shè)置為 “0” 時(shí)，五個(gè)輸出中的所有相位都將同步，并可相對(duì)于彼此進(jìn)行延遲，但不會(huì)與參考輸入對(duì)齊。

如圖 4 所示，需要在單個(gè)基礎(chǔ)上或跨多個(gè) LTC6951 將輸出與參考輸入對(duì)齊的系統(tǒng)，可將 RAO 位設(shè)置為 “1”，以實(shí)現(xiàn)整個(gè) PLL 配置。此時(shí)，P 分頻器和 M0 分頻器成為整體 PLL 反饋元件的一部分。表 4 詳細(xì)說(shuō)明了在 PLL 反饋元件與 RAO 位設(shè)置不同的情況下，P 分頻器和 M0 分頻器的差異。只有當(dāng) N 分頻器輸出的上升沿與 R 分頻器輸出的上升沿一致時(shí)，輸出才會(huì)與參考時(shí)鐘對(duì)齊。

當(dāng) RAO 設(shè)置為 “1” 時(shí)，SR 位和 SN 位將被激活，除了能夠?qū)⑤敵雠c已知且可重復(fù)的參考輸入延遲對(duì)齊外，還能為輸出提供已知且可重復(fù)的延遲。圖 5 展示了 SR 位的工作原理，圖 11 展示了 SN 位的工作原理。表 5 簡(jiǎn)要描述了芯片同步功能。有關(guān)多芯片同步示例，請(qǐng)參見 “并行同步多芯片” 信息部分，了解編程示例和輸出定時(shí)圖。