概述
AD9520-0提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內(nèi)集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內(nèi)VCO的調(diào)諧頻率范圍為2.53 GHz至2.95 GHz。也可以使用最高2.4 GHz的外部3.3 V/5 V VCO/VCXO。
數(shù)據(jù)表：*附件：AD9520-0 12 LVPECL 24 CMOS輸出時鐘發(fā)生器技術(shù)手冊.pdf

AD9520-0串行接口支持SPI和I^2^C端口。封裝內(nèi)EEPROM能夠通過串行接口進行編程，其可存儲用于上電和芯片復(fù)位的用戶定義寄存器設(shè)置。

AD9520-0具有12路LVPECL輸出，分為四組。任何一路1.6 GHz LVPECL輸出都可以重新配置為兩路250 MHz CMOS輸出。若應(yīng)用需要LVDS驅(qū)動器而非LVPECL驅(qū)動器，請參考AD9522-0。

每組3路輸出具有一個分頻器，其分頻比（從1至32）和相位失調(diào)或粗調(diào)時間延遲均可設(shè)置。

AD9520-0提供64引腳LFCSP封裝，可以采用3.3 V單電源供電。外部VCO的工作電壓可高達5.5 V。獨立的輸出驅(qū)動器電源可以為2.375 V至3.465 V。

AD9520-0的額定工作溫度范圍為?40°C至+85°C標準工業(yè)溫度范圍。

應(yīng)用

• 低抖動、低相位噪聲時鐘分配
• SONET、10Ge、10GFC、同步以太網(wǎng)、OTU2/3/4的時鐘產(chǎn)生和轉(zhuǎn)換
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發(fā)器
• 自動測試設(shè)備(ATE)和高性能儀器儀表
• 寬帶基礎(chǔ)設(shè)施

特性

• 低相位噪聲鎖相環(huán)(PLL)
  • 片內(nèi)VCO的調(diào)諧頻率范圍為2.53 GHz至2.95 GHz
  • 可選外部3.3 V/5 V VCO/VCXO至2.4 GHz
  • 1路差分或2路單端基準輸入
  • 支持最高250 MHz的CMOS、LVDS或LVPECL參考
  • 參考輸入接受16.62 MHz至33.3 MHz晶振
  • 可選參考時鐘倍頻器
  • 參考監(jiān)控功能
  • 自動/手動參考保持和參考切換模式，恢復(fù)式切換
  • 參考間無毛刺切換
  • 從保持模式自動恢復(fù)
  • 可選數(shù)字或模擬鎖定檢測
  • 可選零延遲工作
• 12路1.6 GHz LVPECL輸出分為4組
  • 每組3路輸出，共享一個帶相位延遲的1至32分頻器
  • 加性輸出抖動低至225 fs rms
  • 分組輸出的通道間偏斜 < 16 ps
  • 可以將每路LVPECL輸出配置為2路CMOS輸出(fOUT ≤ 250 MHz)
• 上電時所有輸出自動同步
• 提供手動輸出同步
• SPI和I^2^C兼容型串行控制端口
• 64引腳LFCSP
• 非易失性EEPROM存儲配置設(shè)置

框圖

引腳配置描述

典型性能特征

操作理論

AD9520 - 0概述

AD9520 - 0集成了片上鎖相環(huán)（PLL）和片上壓控振蕩器（VCO）。PLL模塊可與片上VCO配合使用，構(gòu)成完整的鎖相環(huán)，也可與外部VCO或壓控晶體振蕩器（VCXO）搭配。PLL需要一個外部環(huán)路濾波器，通常由少量電容和電阻組成。這些濾波器組件的配置用于設(shè)定工作PLL的環(huán)路帶寬和穩(wěn)定性。

AD9520 - 0的PLL對于從給定參考頻率生成時鐘頻率非常有用。這包括將參考頻率轉(zhuǎn)換為更高頻率，以便進行后續(xù)的分頻和分配。此外，PLL可用于在有噪聲的參考信號上清除抖動和相位噪聲。AD9520 - 0的PLL參數(shù)的精確選擇取決于具體應(yīng)用在噪聲和參考雜散方面的要求。AD9520 - 0的PLL具有靈活性和深度，使其能夠針對多種不同應(yīng)用和信號環(huán)境進行定制。

PLL配置

AD9520 - 0允許對PLL進行靈活配置，以適應(yīng)各種參考頻率、鑒頻鑒相器（PFD）比較頻率、VCO頻率、內(nèi)部或外部VCO/VCXO，以及環(huán)路動態(tài)特性。這通過對R分頻器、N分頻器、PFD極性（僅適用于外部VCO/VCXO）、反沖脈沖寬度、電荷泵電流、內(nèi)部VCO或外部VCO/VCXO的選擇，以及環(huán)路帶寬來實現(xiàn)。這些設(shè)置可通過可編程寄存器進行管理（見表50和表54），并通過外部環(huán)路濾波器的設(shè)計來實現(xiàn)。

成功的PLL操作和令人滿意的PLL環(huán)路性能在很大程度上取決于PLL設(shè)置的正確配置，以及外部環(huán)路濾波器的設(shè)計對PLL操作的適配性。

ADIsimCLK是一款免費程序，可幫助設(shè)計和探索AD9520 - 0的功能，包括PLL環(huán)路濾波器的設(shè)計。

鑒頻鑒相器（PFD）

PFD接收來自R分頻器和N分頻器的輸入，并產(chǎn)生與兩者之間相位和頻率差成比例的輸出。PFD包括一個可編程延遲元件，用于控制反沖脈沖的寬度。此脈沖可確保PFD傳輸函數(shù)中無死區(qū)，并將相位噪聲和參考雜散降至最低。反沖脈沖寬度由寄存器0x017[1:0]設(shè)置。

需要注意的是，PFD允許的最大輸入頻率是有限制的。最小值是反沖脈沖設(shè)置的函數(shù)，如規(guī)格中的鑒頻鑒相器（PFD）參數(shù)表2所示。

電荷泵（CP）

電荷泵由PFD控制。PFD監(jiān)測其兩個輸入之間的相位和頻率關(guān)系，并指示CP對積分節(jié)點（環(huán)路濾波器的一部分）進行充電或放電。積分和濾波后的CP電流被轉(zhuǎn)換為電壓，驅(qū)動內(nèi)部VCO的調(diào)諧節(jié)點（或外部VCO的LF引腳，用于改變VCO頻率）。CP電流可通過寄存器0x010[3:2]進行設(shè)置（允許保持模式），對于正常操作（嘗試鎖定PLL環(huán)路）、上電或下電（測試模式），CP電流是可編程的，以8個步長（標稱值為0.6 mA至4.8 mA）進行調(diào)整。CP電流的精確值由CPRSET電阻設(shè)置，并使用以下公式計算：