在本文中，我們不涉及關(guān)于EMC的設(shè)計(jì)建議。然而，在組件水平上，所使用的技術(shù)所固有的“鎖存”現(xiàn)象是唯一考慮的因素。

CMOS結(jié)構(gòu)封裝括一個(gè)PNPN可控硅類型單元，由VDD和VSS之間的寄生晶體管產(chǎn)生。當(dāng)寄生可控硅被擾動(dòng)激活，導(dǎo)致了μC的電源短路，并導(dǎo)致內(nèi)部結(jié)構(gòu)的破壞時(shí)，就會(huì)出現(xiàn)一種延遲現(xiàn)象。以下的條件可能會(huì)導(dǎo)致“鎖存”:

ü輸入/輸出電壓的電壓高于VDD或低于VSS的電壓。

ü電源電壓VDD比VDDMax高

ü電源VDD急劇變化。

μC有對(duì)靜電保護(hù)，輸入是在內(nèi)部配置保護(hù)網(wǎng)絡(luò)，通過(guò)對(duì)VDD和VSS并聯(lián)鉗位二極管和串聯(lián)電阻進(jìn)行保護(hù)。

然而，這種內(nèi)部保護(hù)電路必須在設(shè)計(jì)層面上的預(yù)防措施來(lái)完成。建議:

ü保持μC在其額定范圍內(nèi)的電源電壓。

ü用低通濾波器將輸入信號(hào)與高頻信號(hào)連接

ü在連接器的引腳上直接放置一個(gè)靜電電容，以得到保護(hù)。