文章來源：半導體與物理

原文作者：jjfly686

本文介紹了芯片的分層制造工藝。

在指甲蓋大小的硅片上建造包含數(shù)百億晶體管的“納米城市”，需要極其精密的工程規(guī)劃。分層制造工藝如同建造摩天大樓：先打地基（晶體管層），再逐層搭建電路網(wǎng)絡（金屬互連），最后封頂防護（封裝層）。這種將芯片分為FEOL（前道工序）與BEOL（后道工序）的智慧，正是半導體工業(yè)的基石。

一、芯片：從硅襯底到金屬穹頂

下圖展示了典型集成電路的剖面結(jié)構(gòu)，自上而下共分三大功能區(qū)：

▲ 頂層防護層（Overcoat）

氮化硅保護層（SiN）—— 防潮防刮

氧化硅絕緣層（SiO?）—— 電氣隔離

焊盤開口（Bond Pad Opening）—— 連接外部引腳

▲ 后道工序?qū)樱˙EOL：Back End Of Line）

金屬6-5層（Cu）—— 全局電源/時鐘信號

金屬4-1層（Cu/Co）—— 局部數(shù)據(jù)互連

▲ 前道工序?qū)樱‵EOL：Front End Of Line）

晶體管層（NFET/PFET）—— 開關核心

多晶硅（Poly）—— 電路導線

淺槽隔離（STI）—— 晶體管間絕緣

N阱（N-well）—— 高壓器件隔離

二、FEOL：建造晶體管

前道工序（FEOL）在裸硅晶圓上直接制造晶體管，如同城市的地基建設：

核心工藝與功能

技術(shù)突破：

應變硅技術(shù)：在PMOS源漏區(qū)嵌入SiGe，空穴遷移率提升40%；

高k金屬柵：HfO?替代SiO?，柵極漏電流降低1000倍。

三、BEOL：編織電路

后道工序（BEOL）在晶體管層之上構(gòu)建金屬互連網(wǎng)絡，如同城市的道路與電網(wǎng)：

核心結(jié)構(gòu)解析

1. 金屬互連層（Metal 1-6）

銅互連（Cu）替代鋁，電阻降低37%；鈷鑲邊（Co Liner）抑制電遷移，壽命提升10倍。Metal 1：晶體管直接連接（線寬10-20 nm）；Metal 4：模塊間互連（如CPU與緩存）；Metal 6：全局電源網(wǎng)絡（厚度1 μm，載流>1A）。

2. 堆疊電容（MIM Capacitor）結(jié)構(gòu)

TaN-絕緣層（Al?O?）-TaN“三明治”；作用：為模擬電路（如PLL）提供穩(wěn)定電荷；密度：5 fF/μm2，占面積僅為傳統(tǒng)MOS電容的1/5。

3. 通孔（Via）與溝槽（Trench）

雙大馬士革工藝：同步刻蝕通孔+導線槽，銅一步填充；深寬比極限：3 nm節(jié)點達5:1，ALD沉積2 nm鉭阻擋層。

四、頂層防護

氧化硅覆蓋層（Overcoat Oxide）阻擋濕氣腐蝕；

氮化硅密封層（Overcoat Nitride）抗劃傷強度抵御封裝應力；

焊盤開口（Bond Pad Opening）激光開窗露出鋁焊盤。

創(chuàng)新防護技術(shù)低k聚合物涂層：填充金屬線間隙，減少信號串擾30%；原子層沉積密封：Al?O?薄膜隔絕鈉離子污染。