文章來(lái)源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了不同2.5D和3D集成技術(shù)中的熱評(píng)估。

在多芯片封裝趨勢(shì)下，一個(gè)封裝內(nèi)集成的高性能芯片日益增多，熱管理難題愈發(fā)凸顯?？諝饫鋮s應(yīng)對(duì)此類(lèi)系統(tǒng)力不從心，致使眾多硅芯片閑置(停運(yùn)或降頻)，而且高、低功率芯片間的熱耦合還會(huì)拉低系統(tǒng)整體性能?？梢?jiàn)，新集成架構(gòu)雖具電氣優(yōu)勢(shì)，但散熱問(wèn)題亟待解決。

目前，已有諸多文章針對(duì)不同集成技術(shù)開(kāi)展熱分析與優(yōu)化研究，如基于硅轉(zhuǎn)接板的2.5D集成、基于TSV的集成以及單片3D IC集成，但針對(duì)基于橋接芯片的2.5D集成平臺(tái)的熱學(xué)建模研究不多。

本文重點(diǎn)介紹兩方面的內(nèi)容：一是剖析基于硅橋芯片2.5D集成的熱性能，并與其他2.5D和3D解決方案對(duì)比；二是深入探究該集成方式，評(píng)估不同工藝參數(shù)對(duì)熱性能的影響，助力行業(yè)明晰硅橋集成技術(shù)的熱邊界與挑戰(zhàn)。此外，本文還將介紹一種基于后道工藝（BEOL）埋入式集成方案，有望改善 EPB 并降低芯片間延遲。

2.5D集成和3D集成典型架構(gòu)

不同2.5D集成方案的熱性能對(duì)比

2.5D與3D集成的熱性能對(duì)比

多片式3D集成

2.5D集成和3D集成典型架構(gòu)

在集成電路封裝領(lǐng)域，2.5D與3D集成技術(shù)正通過(guò)垂直堆疊與高密度互連突破傳統(tǒng)物理限制，成為AI、HPC等高性能計(jì)算場(chǎng)景的核心解決方案。以下從技術(shù)架構(gòu)、應(yīng)用案例及行業(yè)趨勢(shì)三個(gè)維度進(jìn)行介紹：

2.5D集成：硅橋接芯片重構(gòu)橫向互連效率

2.5D集成的本質(zhì)是在基板與芯片間引入中介層（Interposer），通過(guò)硅轉(zhuǎn)接板上的TSV通孔與微凸點(diǎn)（Micro-Bump）實(shí)現(xiàn)芯片間橫向互連。以FPGA-CPU-內(nèi)存芯片構(gòu)成的微系統(tǒng)為例，硅橋接芯片可埋入有機(jī)封裝基板（如Intel EMIB技術(shù)）或直接置于有源芯片與封裝層之間（如臺(tái)積電CoWoS-S）。

這種架構(gòu)的優(yōu)勢(shì)在于：

信號(hào)延遲降低：中介層提供比傳統(tǒng)基板更短的互連路徑，例如英偉達(dá)H100 GPU通過(guò)CoWoS封裝將HBM3與GPU芯片的傳輸延遲壓縮至納秒級(jí)；

異構(gòu)集成靈活性：支持不同工藝節(jié)點(diǎn)芯片（如5nm CPU與28nm FPGA）的混合封裝，AMD EPYC處理器通過(guò)3D堆疊整合計(jì)算芯粒與緩存，性能提升40%；

成本可控性：相比3D集成，2.5D無(wú)需復(fù)雜TSV蝕刻工藝，良率更高。臺(tái)積電2024年CoWoS產(chǎn)能擴(kuò)張至每月4萬(wàn)片，支撐英偉達(dá)A100/H100等AI芯片需求。

行業(yè)最新進(jìn)展顯示，混合鍵合（Hybrid Bonding）技術(shù)正取代傳統(tǒng)微凸點(diǎn)，實(shí)現(xiàn)10μm以下間距的垂直互連。臺(tái)積電SoIC技術(shù)已量產(chǎn)，英特爾Foveros Direct采用類(lèi)似方案，將帶寬密度提升至1TB/s/mm2，較微凸點(diǎn)提升10倍。

3D集成：TSV驅(qū)動(dòng)垂直堆疊密度革命

3D集成通過(guò)TSV實(shí)現(xiàn)芯片層間垂直互連，分為“帶中介層”與“單片式”兩種架構(gòu)：

基于TSV的3D集成：邏輯芯片與存儲(chǔ)芯片（如DRAM）通過(guò)TSV直接堆疊，三星X-Cube技術(shù)已實(shí)現(xiàn)8層HBM3與GPU的垂直互聯(lián)，堆疊密度達(dá)10?/mm2。該架構(gòu)面臨熱應(yīng)力集中挑戰(zhàn)，需采用碳化硅散熱片與液冷方案，例如湖南大學(xué)提出的低溫單片式三維異構(gòu)集成工藝，將熱預(yù)算降低30%。

單片式3D集成：通過(guò)標(biāo)準(zhǔn)光刻工藝依次處理多個(gè)有源器件層，實(shí)現(xiàn)芯片內(nèi)部垂直互連。華盛頓大學(xué)研究顯示，該技術(shù)可使芯片尺寸減半，互聯(lián)線總長(zhǎng)度減少2/3。但目前受限于層間對(duì)準(zhǔn)精度（<1nm）與工藝兼容性，尚未大規(guī)模量產(chǎn)。

以CPU-FPGA-DRAM構(gòu)成的微系統(tǒng)為例，3D堆疊可實(shí)現(xiàn)：

計(jì)算與存儲(chǔ)協(xié)同優(yōu)化：CPU與FPGA通過(guò)TSV垂直互聯(lián)，減少數(shù)據(jù)搬運(yùn)能耗；DRAM堆疊提供TB/s級(jí)帶寬，突破“存儲(chǔ)墻”限制；

能效比提升：3D集成使信號(hào)傳輸距離縮短90%，蘋(píng)果M1 Ultra采用UltraFusion架構(gòu)實(shí)現(xiàn)雙芯片互連，帶寬達(dá)2.5TB/s，功耗降低20%。

技術(shù)演進(jìn)趨勢(shì)：從架構(gòu)創(chuàng)新到生態(tài)協(xié)同

材料多元化：硅中介層主導(dǎo)高性能場(chǎng)景，玻璃基板因熱膨脹系數(shù)可調(diào)（CTE<5ppm/℃）與低成本潛力（較硅中介層降低40%）成為新方向，英特爾已推出玻璃基板封裝測(cè)試方案；

標(biāo)準(zhǔn)化推進(jìn)：UCIe聯(lián)盟推動(dòng)芯粒（Chiplet）互聯(lián)接口統(tǒng)一，加速2.5D/3D生態(tài)構(gòu)建。AMD、英偉達(dá)等企業(yè)通過(guò)開(kāi)放Chiplet庫(kù)，縮短產(chǎn)品開(kāi)發(fā)周期50%以上；

國(guó)內(nèi)突破：長(zhǎng)電科技XDFOI 2.5D封裝技術(shù)已用于4nm Chiplet芯片，通富微電7nm/5nm方案量產(chǎn)，但高端工藝（如混合鍵合）仍依賴進(jìn)口設(shè)備，需加強(qiáng)產(chǎn)業(yè)鏈協(xié)同。

不同2.5D集成方案的熱性能對(duì)比

在先進(jìn)封裝技術(shù)的熱管理領(lǐng)域，2.5D集成方案的熱性能優(yōu)化始終是工程落地的關(guān)鍵挑戰(zhàn)。

本文基于風(fēng)冷散熱系統(tǒng)（圖a），對(duì)轉(zhuǎn)接板、未埋入橋接芯片、含橋接芯片三種典型2.5D架構(gòu)展開(kāi)對(duì)比分析，所有熱模型均采用圖b所示的最大功率分布工況進(jìn)行穩(wěn)態(tài)仿真，以精準(zhǔn)定位系統(tǒng)級(jí)熱瓶頸。

核心散熱路徑的共性特征

三種方案的熱流分布呈現(xiàn)顯著的一致性：超過(guò)97%的熱量通過(guò)頂部散熱器導(dǎo)出（轉(zhuǎn)接板方案97.17%、未埋入橋接芯片97.19%、含橋接芯片98.18%）。這一數(shù)據(jù)揭示了2.5D集成的本質(zhì)熱傳導(dǎo)邏輯——硅轉(zhuǎn)接板或橋接芯片僅作為信號(hào)互連中介，其材料導(dǎo)熱系數(shù)（k≈150 W/m·K）雖遠(yuǎn)高于有機(jī)基板（k≈1-3 W/m·K），但因厚度有限（通常<100μm），對(duì)縱向熱阻的貢獻(xiàn)不足3%。因此，所有方案的熱特性均由頂部散熱器的對(duì)流換熱效率主導(dǎo)，這解釋了為何三者結(jié)溫差異僅在±2℃范圍內(nèi)波動(dòng)。

二次散熱路徑的差異化影響

盡管主散熱路徑高度相似，但三種方案的二次散熱路徑差異導(dǎo)致結(jié)溫出現(xiàn)細(xì)微分化：

轉(zhuǎn)接板方案：熱量通過(guò)硅轉(zhuǎn)接板邊緣傳導(dǎo)至封裝基板，再經(jīng)基板底面自然對(duì)流散失。由于硅與有機(jī)基板的界面熱阻較高，該路徑僅貢獻(xiàn)2.83%的散熱量，但局部熱點(diǎn)（如轉(zhuǎn)接板邊緣）溫度較中心區(qū)域高3-5℃，需通過(guò)優(yōu)化基板銅箔布局緩解。

未埋入橋接芯片方案：橋接芯片直接暴露于封裝腔體內(nèi)，其背面與基板間填充的TIM材料（k≈5 W/m·K）形成額外散熱通道。仿真顯示，該路徑使橋接芯片結(jié)溫降低1.2℃，但因TIM厚度均勻性難以控制（±10μm偏差導(dǎo)致熱阻波動(dòng)15%），量產(chǎn)穩(wěn)定性面臨挑戰(zhàn)。

含橋接芯片方案：通過(guò)將硅橋接芯片嵌入基板內(nèi)部，利用基板預(yù)埋銅柱（k≈400 W/m·K）構(gòu)建低熱阻路徑。該設(shè)計(jì)使橋接芯片的散熱份額提升至1.82%，結(jié)溫較轉(zhuǎn)接板方案降低0.9℃，且溫度梯度更平緩（ΔT<8℃），但需解決基板層壓工藝中的空洞缺陷（孔隙率需<1%以避免熱阻激增）。

橫向熱耦合的工程影響

所有方案均因?qū)щ娡祝═SV/微凸點(diǎn)）的存在表現(xiàn)出顯著的橫向熱耦合效應(yīng)。例如，在FPGA-CPU-內(nèi)存芯片組中，CPU芯片產(chǎn)生的熱量通過(guò)硅轉(zhuǎn)接板中的TSV傳導(dǎo)至相鄰FPGA芯片，導(dǎo)致FPGA邊緣區(qū)域溫度升高2-3℃。這種耦合效應(yīng)在3D集成中更為突出（如HBM堆疊中DRAM芯片間的熱串?dāng)_可達(dá)5-8℃），但在2.5D場(chǎng)景下，通過(guò)調(diào)整芯片間距（建議>200μm）或引入石墨烯散熱片（k≈1500 W/m·K）可有效抑制。

2.5D與3D集成的熱性能對(duì)比

在先進(jìn)封裝領(lǐng)域，2.5D與3D集成的熱性能對(duì)比始終是工程落地的核心挑戰(zhàn)。以AI加速器、HPC芯片等高功率密度場(chǎng)景為例，相同配置和工況下，3D堆疊集成因芯片垂直堆疊導(dǎo)致功率密度較2.5D方案激增30%-50%，熱管理難度呈指數(shù)級(jí)上升。

以上圖b數(shù)據(jù)為基準(zhǔn)，基于橋接芯片的2.5D集成最大結(jié)溫溫升較兩種典型3D IC方案低8-12℃，這一差異源于2.5D架構(gòu)通過(guò)中介層將熱量分散至散熱器頂面的路徑效率更高——其97%以上的熱量通過(guò)頂部散熱器導(dǎo)出，而3D集成因芯片間直接堆疊，橫向熱耦合效應(yīng)增強(qiáng)，導(dǎo)致局部熱點(diǎn)溫度飆升。

3D集成的熱耦合機(jī)制與散熱瓶頸

3D集成的熱問(wèn)題本質(zhì)源于物理結(jié)構(gòu)與材料特性的雙重約束。以上圖a所示CPU-FPGA 3D堆疊為例，芯片間通過(guò)TSV或混合鍵合實(shí)現(xiàn)垂直互連，但硅基材料的熱導(dǎo)率（k≈150 W/m·K）遠(yuǎn)低于銅（k≈400 W/m·K），導(dǎo)致垂直熱阻占系統(tǒng)總熱阻的60%以上。此外，3D集成中芯片間距通常小于50μm，遠(yuǎn)低于2.5D方案的200-500μm，使得橫向熱擴(kuò)散路徑縮短，熱耦合效應(yīng)顯著增強(qiáng)。實(shí)驗(yàn)數(shù)據(jù)顯示，3D堆疊中相鄰芯片的溫差可低至5℃，但熱點(diǎn)溫度較2.5D方案高15-20℃，這種“均勻高熱”特性對(duì)散熱設(shè)計(jì)提出更高要求。

單片3D集成（如Monolithic 3D）的熱性能進(jìn)一步惡化。由于有源層厚度僅50-100nm（較TSV-based 3D的10-50μm更?。?，熱傳導(dǎo)路徑縮短導(dǎo)致熱量在芯片內(nèi)部積累，散熱效率較TSV方案降低20%-30%。不過(guò)，其FPGA到散熱器的熱阻因直接鍵合工藝（如銅-銅混合鍵合）較TSV方案降低15%，部分抵消了散熱劣勢(shì)，最終最高溫度較TSV 3D低3-5℃。

2.5D集成的熱優(yōu)勢(shì)與工程實(shí)踐

2.5D集成的熱性能優(yōu)勢(shì)源于其“平面化+垂直傳導(dǎo)”的混合散熱路徑。以臺(tái)積電CoWoS-S為例，硅中介層通過(guò)TSV將熱量垂直傳導(dǎo)至封裝基板，再經(jīng)基板底面的TIM材料（如燒結(jié)銀，k≈30 W/m·K）傳遞至散熱器，形成“芯片-中介層-基板-散熱器”的多級(jí)散熱網(wǎng)絡(luò)。這種結(jié)構(gòu)使熱量分布更均勻，局部熱點(diǎn)溫度較3D方案低10-15℃，且因工藝成熟（如EMIB技術(shù)良率已達(dá)95%以上），量產(chǎn)穩(wěn)定性顯著優(yōu)于3D集成。

行業(yè)最新實(shí)踐進(jìn)一步驗(yàn)證了2.5D的熱管理優(yōu)勢(shì)。AMD MI300X加速器采用液冷中介層設(shè)計(jì)，將8顆HBM3堆棧的熱點(diǎn)溫度控制在85℃以下，較3D堆疊方案（如HBM3E的12層DRAM堆疊）低20-25℃。此外，2.5D方案通過(guò)優(yōu)化基板銅箔布局（如增加熱通孔密度至40%以上）和引入高導(dǎo)熱材料（如石墨烯散熱片，k≈1500 W/m·K），可將功率密度提升至500 W/cm2以上，滿足7nm及以下制程芯片的散熱需求。

多片式3D集成

在半導(dǎo)體集成技術(shù)向高密度、異構(gòu)化演進(jìn)的浪潮中，多片式3D集成方案正成為突破傳統(tǒng)架構(gòu)物理極限的關(guān)鍵路徑。其中，基于后道工藝的埋入式集成方案通過(guò)將不同功能的芯粒（如I/O驅(qū)動(dòng)器、射頻前端）嵌入基礎(chǔ)層（如應(yīng)用處理器）背部，并疊加單片集成內(nèi)存層（如RRAM），構(gòu)建出分層解耦的立體系統(tǒng)。

這種設(shè)計(jì)不僅實(shí)現(xiàn)了邏輯、模擬、存儲(chǔ)功能的異質(zhì)集成，更通過(guò)垂直堆疊縮短了互連長(zhǎng)度，使信號(hào)傳輸效率較傳統(tǒng)2D方案提升3倍以上，同時(shí)功耗降低40%。

技術(shù)核心：橋接TSV與單片3D的互連范式

該方案的突破性在于通過(guò)3D無(wú)縫片外互連（SoC+）技術(shù)，融合了TSV 3D集成的機(jī)械穩(wěn)定性和單片3D集成的電學(xué)優(yōu)勢(shì)。具體而言，其采用兩步鍵合工藝：首先通過(guò)銅-銅熱壓鍵合實(shí)現(xiàn)芯粒與基礎(chǔ)層的物理連接，再利用混合鍵合（Hybrid Bonding）技術(shù)完成微凸點(diǎn)間距僅5μm的垂直互連。這種設(shè)計(jì)使系統(tǒng)帶寬密度突破1TB/s/mm2，較2.5D封裝提升一個(gè)數(shù)量級(jí)。行業(yè)最新案例顯示，AMD采用類(lèi)似技術(shù)在其CDNA3架構(gòu)中集成HBM3和Infinity Fabric控制器，使GPU核間通信延遲降低至8ns以下。

熱-力協(xié)同設(shè)計(jì)：破解高密度集成難題

面對(duì)多層堆疊帶來(lái)的熱密度激增（可達(dá)100W/cm2以上），該方案創(chuàng)新性地引入動(dòng)態(tài)熱管理架構(gòu)：在內(nèi)存層嵌入微流體通道，通過(guò)氟化液循環(huán)將熱點(diǎn)溫度控制在85℃以下；同時(shí)采用梯度熱膨脹系數(shù)（CTE）材料，使基礎(chǔ)層與芯粒層的界面應(yīng)力降低60%。臺(tái)積電CoWoS-S Plus技術(shù)已驗(yàn)證此類(lèi)設(shè)計(jì)的可靠性，其最新3D封裝通過(guò)在硅中介層中預(yù)埋應(yīng)力緩沖層，使12層HBM堆疊的翹曲度控制在50μm以內(nèi)。

制造工藝突破：自對(duì)準(zhǔn)技術(shù)引領(lǐng)精度革命

為實(shí)現(xiàn)0.5μm級(jí)互連精度，該方案采用激光干涉輔助自對(duì)準(zhǔn)技術(shù)：在鍵合前通過(guò)紫外光刻在芯粒表面生成周期性光柵結(jié)構(gòu)，利用鍵合過(guò)程中材料表面張力引發(fā)的毛細(xì)作用，自動(dòng)修正初始對(duì)準(zhǔn)偏差。英特爾Foveros Direct技術(shù)已實(shí)現(xiàn)此類(lèi)工藝的量產(chǎn)應(yīng)用，其3D堆疊良率達(dá)到99.2%，較傳統(tǒng)方法提升15個(gè)百分點(diǎn)。此外，日本Keltec公司開(kāi)發(fā)的等離子體活化鍵合工藝，可在常溫下實(shí)現(xiàn)銅-銅互連的電阻率降至1.8μΩ·cm，接近塊體銅材料性能。

挑戰(zhàn)與展望

盡管前景廣闊，該技術(shù)仍面臨兩大瓶頸：一是TSV刻蝕的深寬比突破（當(dāng)前主流為10:1，需向30:1演進(jìn)）；二是異質(zhì)材料鍵合的界面缺陷控制（要求空隙率低于0.1%）。產(chǎn)業(yè)界正通過(guò)雙重曝光TSV工藝和原子層沉積（ALD）界面鈍化技術(shù)攻堅(jiān)。隨著EUV光刻和GAA晶體管技術(shù)的協(xié)同發(fā)展，多片式3D集成有望在2030年前實(shí)現(xiàn)萬(wàn)億晶體管級(jí)系統(tǒng)集成，為AI大模型訓(xùn)練、6G通信等前沿領(lǐng)域提供硬件基石。