所有芯片的設(shè)計(jì)跟普通的產(chǎn)品一樣，需有一個(gè)標(biāo)準(zhǔn)規(guī)范化的流程(flow)。然后工程師們按照流程，運(yùn)行和調(diào)試參數(shù)來得到一個(gè)合格的結(jié)果。

隨著EDA軟件的不斷發(fā)展，新的技術(shù)不斷涌現(xiàn)，flow的選擇性也呈現(xiàn)出多元化的趨勢(shì)。所以了解新知識(shí)，新技術(shù)對(duì)于我們來說，是相當(dāng)有必要的。

從設(shè)計(jì)的大方向上講，flow分為傳統(tǒng)的展平式設(shè)計(jì)(flat flow)和層次化設(shè)計(jì)(hierarchical flow)。展平式設(shè)計(jì)是集成電路設(shè)計(jì)中最基本的一種方法，芯片在全局范圍內(nèi)進(jìn)行優(yōu)化，通過布局繞線實(shí)現(xiàn)物理設(shè)計(jì)，提取RC參數(shù)進(jìn)行時(shí)序分析，最后產(chǎn)生GDSII文檔完成全部過程。簡單的可以參考如下flat flow示意圖：

展平式設(shè)計(jì)通常能取得更好的時(shí)序結(jié)果，但是卻要花費(fèi)極長的設(shè)計(jì)周期。隨著電子技術(shù)的極速發(fā)展，單個(gè)芯片上的邏輯單元已經(jīng)從幾萬們?cè)黾拥綆浊f門，甚至幾億門。這對(duì)EDA工具，工程師，甚至計(jì)算機(jī)硬件都是一個(gè)極大的挑戰(zhàn)。這時(shí)候就產(chǎn)生了層次化設(shè)計(jì)方案（hierarchical flow，簡稱Hier flow)。

層次化設(shè)計(jì)是指對(duì)一個(gè)普通設(shè)計(jì)，在邏輯上定義出層次化器件（hinst），在物理上給予層次化器件一個(gè)物理約束（physical constraint），然后將具有物理約束的層次化器件定義為一個(gè)劃分（partition），再將各個(gè)劃分切出整個(gè)設(shè)計(jì)，剩下的部分保存為頂層設(shè)計(jì)（top），而各個(gè)劃分則單獨(dú)保存，對(duì)于頂層而言，切出去的劃分視為黑盒（black box），而對(duì)于單個(gè)劃分而言，在做分塊實(shí)現(xiàn)（blockimplementation）的時(shí)候則視為片級(jí)設(shè)計(jì)（chip level design）。在完成分塊實(shí)現(xiàn)以及頂層實(shí)現(xiàn)（top implementation）之后，最后將各個(gè)劃分合并（assemble）到一起，完成全芯片（full chip）的簽收（sign off）。簡單的示意圖如下所示：

層次化設(shè)計(jì)的方案的最大優(yōu)點(diǎn)是它將很大的設(shè)計(jì)化成多個(gè)小設(shè)計(jì)，如果有時(shí)序問題可能存在于個(gè)別模塊，再去重點(diǎn)解決，則復(fù)雜性變小，而且是局部的。同時(shí)，每個(gè)工程師分擔(dān)的工作量也變小，完成設(shè)計(jì)的周期會(huì)縮短，從而加快了設(shè)計(jì)收斂。

當(dāng)然，層次化設(shè)計(jì)也有許多不可避免的缺陷，最突出就是來源于時(shí)序預(yù)估時(shí)產(chǎn)生的誤差。這種誤差往往使得做劃分的物理實(shí)現(xiàn)時(shí)，時(shí)序難以收斂?；蛘弑M管劃分滿足時(shí)序收斂條件，在全芯片合并后，會(huì)發(fā)現(xiàn)一些時(shí)序路徑又會(huì)變得極差無比。在手工ECO無效時(shí)，這種情況可能需要重做時(shí)序預(yù)估和劃分的物理實(shí)現(xiàn)，最壞可能導(dǎo)致重新調(diào)整布圖規(guī)劃的風(fēng)險(xiǎn)。為了解決這些問題，傳統(tǒng)的層次化設(shè)計(jì)方法也提出了許多更為先進(jìn)的設(shè)計(jì)理念來提高時(shí)序精度，這些方法應(yīng)用于層次化設(shè)計(jì)中的各個(gè)步驟中。從時(shí)序收斂的角度，展平化設(shè)計(jì)要比層次化設(shè)計(jì)精準(zhǔn)很多。所以當(dāng)設(shè)計(jì)的規(guī)模沒有達(dá)到無法采用展平的設(shè)計(jì)方法完成時(shí)，設(shè)計(jì)者會(huì)偏向采用展平的設(shè)計(jì)方法來實(shí)施。