SiC MOSFET具有導(dǎo)通電阻低、反向阻斷特性好、熱導(dǎo)率高、開關(guān)速度快等優(yōu)勢，在高功率、高頻率應(yīng)用領(lǐng)域中占有重要地位。然而，SiC MOSFET面臨的一個關(guān)鍵挑戰(zhàn)是降低特征導(dǎo)通電阻（RON,SP）與提升短路耐受時間(tSC)之間的權(quán)衡。以SiC MOSFET應(yīng)用于半橋電路為例，當(dāng)?shù)蛡?cè)的開關(guān)管開通時，高的dV/dt使高側(cè)開關(guān)管柵壓出現(xiàn)正向串?dāng)_，當(dāng)該串?dāng)_電壓高于閾值電壓時，高側(cè)開關(guān)管出現(xiàn)誤開通，從而引發(fā)短路。此時的電源電壓將瞬間加載在器件的漏極，與柵極電壓共同作用，使器件處于高壓大電流狀態(tài)。雖然碳化硅材料的熱導(dǎo)率更高，但由于SiC MOSFET的高功率密度使其在短路時具有更高的瞬時功率，局部高熱將燒毀器件，使系統(tǒng)失效。

本文將系統(tǒng)地探究SiC MOSFET的短路魯棒性，為器件制備工藝、設(shè)計(jì)、驅(qū)動的優(yōu)化提供科學(xué)的指導(dǎo)依據(jù)，最終提升器件在實(shí)際應(yīng)用中的魯棒性和穩(wěn)定性。

短路失效模式

SiC MOSFET的短路失效存在兩種模式：

（1）由于材料之間的熱膨脹系數(shù)不同，隨著短路時間的增加，芯片結(jié)溫升高，源極金屬、層間介質(zhì)、柵極Poly三層膜質(zhì)會由于熱膨脹而產(chǎn)生極大的應(yīng)力，最終導(dǎo)致圖一所示的層間介質(zhì)層開裂。當(dāng)高溫使Al融化進(jìn)入層間介質(zhì)的裂縫后，就會引發(fā)柵源短路，最終使柵極損壞。這種模式下器件的體二極管通常保持完好，PN結(jié)仍保持阻斷能力，因此不會對系統(tǒng)造成太大的損壞；

圖一 SiC MOSFET短路失效模式——柵極損壞[1]

（2）隨著短路時間的增加，芯片結(jié)溫升高，芯片內(nèi)部開始出現(xiàn)本征激發(fā)的熱空穴，空穴電流激活了寄生NPN晶體管，進(jìn)而發(fā)生熱失控，電流劇增，如圖二所示，芯片表面嚴(yán)重?zé)龤?，融化的金屬?dǎo)致柵源漏三端短路，進(jìn)而對系統(tǒng)造成損壞。

圖二 SiC MOSFET短路失效模式——熱失效[2]

實(shí)驗(yàn)平臺介紹

為了評估器件的短路魯棒性，采用圖三所示的短路測試電路拓?fù)錅y試：用導(dǎo)線將負(fù)載電源與待測器件直接連接，當(dāng)柵脈沖處于低電平時，器件承受反向耐壓VDD，當(dāng)柵脈沖處于高電平時，器件開始導(dǎo)通，短時間內(nèi)器件將流過電源電壓的偏置條件下的飽和電流，它與電源電壓一同作用于待測器件。實(shí)驗(yàn)中，通過逐步遞增短路脈沖寬度的方式來測得器件的最大短路耐受時間。

圖三 SiC MOSFET短路波形產(chǎn)生的電路拓?fù)浣Y(jié)構(gòu)

短路測試波形如圖四所示：在短路過程的前半部分，柵壓基本不變，但隨著時間的增加，柵壓開始慢慢下降。這是因?yàn)殡S著短路時間的增加，器件結(jié)溫升高，柵極漏電增加，柵電阻開始降低，進(jìn)而導(dǎo)致柵壓降低。器件的電流隨著柵極的開啟迅速上升，直至飽和電流。達(dá)到飽和狀態(tài)后，電流隨著短路時間的增加逐漸降低。這是因?yàn)槠骷慕Y(jié)溫升高，體電阻增加。其次，柵壓降低，也會降低器件的導(dǎo)通電流。當(dāng)短路時間進(jìn)一步增加，器件的柵控能力降低，開始出現(xiàn)電流拖尾現(xiàn)象。最后，器件開始失效，徹底失去柵控能力[3]。

圖四 SiC MOSFET承受不同時長的短路應(yīng)力波形

提升短路魯棒性方法

01器件制備端

優(yōu)化柵氧氧化和鈍化工藝，提升柵氧界面質(zhì)量。在短路過程中，SiC MOSFET的柵氧化層承受較大的熱應(yīng)力，會導(dǎo)致柵極電流增加。因此，柵氧可靠性是提升短路魯棒性的一個重要因素。

02器件設(shè)計(jì)端

①低器件飽和電流，日本三菱電機(jī)公司曾提出在源區(qū)引入一個更低摻雜的N+區(qū)，即串聯(lián)了一個源極電阻，以降低短路電流，提升短路魯棒性，但這犧牲了器件導(dǎo)通電阻[4]。

②增加溝道長度，避免電流集中在溝道區(qū)導(dǎo)致熱燒毀。東南大學(xué)提出在MOSFET P阱區(qū)旁引入一個低濃度、淺結(jié)深的P區(qū)，等效增加了溝道長度，以減小溝道區(qū)的碰撞電離率，避免電流集中問題[5]。

③降低P阱區(qū)的電阻，抑制寄生晶體管的開啟。增加P阱的摻雜濃度雖然可以降低P阱區(qū)電阻，但這會增加器件的閾值電壓、降低器件的擊穿電壓。因此，美國紐約州立大學(xué)提出通過溝道注入技術(shù)形成深P阱，這降低了P區(qū)電阻，同時加強(qiáng)了JFET效應(yīng)，新結(jié)構(gòu)的飽和電流降低，短路能力提升了4倍[6]。

03電路驅(qū)動端

設(shè)置短路預(yù)保護(hù)機(jī)制，檢測短路電流或器件兩端電壓，當(dāng)短路電流/工作電壓超過閾值后，驅(qū)動端降低柵極驅(qū)動電壓，降低器件的飽和電流，進(jìn)而延遲短路時間，為短路保護(hù)留足充分的啟動時間。

結(jié)語

SiC MOSFET的短路可靠性核心挑戰(zhàn)源于高電流密度引發(fā)的局部熱積累和柵氧失效。在傳統(tǒng)平面柵結(jié)構(gòu)中，高溫引起金屬/介質(zhì)層間/柵極Poly的熱膨脹失配，導(dǎo)致層間介質(zhì)開裂，最終柵源短路。此外，JFET區(qū)電流擁擠導(dǎo)致器件局部發(fā)熱，進(jìn)而觸發(fā)寄生雙極晶體管導(dǎo)通，最終引發(fā)熱失效。這種高功率密度帶來的熱失效迫使平面柵采用犧牲導(dǎo)通特性的設(shè)計(jì)方案，這限制了其比導(dǎo)通電阻的進(jìn)一步降低。為突破這一限制，溝槽柵結(jié)構(gòu)通過消除JFET區(qū)來降低比導(dǎo)通電阻，但溝槽底部帶來了柵氧電場集中問題，導(dǎo)致短路耐受時間縮短。為了提高溝槽MOS結(jié)構(gòu)的短路魯棒性，往往需要在槽底注入P屏蔽區(qū)或者采用雙溝槽結(jié)構(gòu)將電場往下拉，來降低槽底柵氧電場，但這同時也會帶來短路時間和導(dǎo)通電阻的折中問題。對于3.3kV及以上高壓，往往需要采用超結(jié)結(jié)構(gòu)來降低器件的比導(dǎo)通電阻。然而，P柱的存在會影響短路期間電流的橫向擴(kuò)散，進(jìn)而加劇局部溫升，極大降低短路耐受時間，因此改善P柱布局、降低超結(jié)結(jié)構(gòu)熱阻系數(shù)是未來超結(jié)結(jié)構(gòu)的一個重要研究方向。