隨著工業(yè)自動(dòng)化、機(jī)器人及汽車(chē)系統(tǒng)日益精密，經(jīng)認(rèn)證的功能安全和實(shí)時(shí)控制性能已成為不可或缺的必要條件。Altera 和 MathWorks 聯(lián)袂呈現(xiàn)的雙軸電機(jī)控制系統(tǒng)，不僅通過(guò) TüV 認(rèn)證達(dá)到Cat. 3 PLd 安全等級(jí)，更以Agilex 5 SoC FPGA為核心載體，巧妙融合基于模型的開(kāi)發(fā)方式與靈活且可移植的安全架構(gòu)，為工業(yè)控制領(lǐng)域的安全與效能平衡提供了硬核技術(shù)支撐。

基于模型的設(shè)計(jì)流程

該雙軸電機(jī)控制系統(tǒng)的開(kāi)發(fā)以基于模型的設(shè)計(jì)方法為核心：

Altera 的 DSP Builder 高級(jí)模塊組直接與 MATLAB 和 Simulink 集成，讓控制工程師能夠在系統(tǒng)層面完成算法的設(shè)計(jì)、仿真和優(yōu)化；

這些算法隨后會(huì)被自動(dòng)編譯成可綜合的 RTL 代碼，直接部署到 FPGA 邏輯結(jié)構(gòu)中，簡(jiǎn)化從模型到硬件的流程；

本演示采用仿真的工業(yè)電機(jī)模型替代實(shí)體電機(jī)，能夠在不同負(fù)載條件、驅(qū)動(dòng)拓?fù)浼靶阅苣繕?biāo)下進(jìn)行參數(shù)化測(cè)試，無(wú)需反復(fù)迭代硬件設(shè)計(jì)。

該方法顯著縮短了開(kāi)發(fā)周期，能夠在仿真與實(shí)際部署硬件之間保持高保真度，同時(shí)支持快速設(shè)計(jì)探索。

雙通道功能安全架構(gòu)：異構(gòu)冗余模式

同時(shí)，系統(tǒng)通過(guò)兩個(gè)獨(dú)立的速度檢查器實(shí)現(xiàn)功能安全：

檢查器通道 1 完全運(yùn)行于 FPGA 邏輯結(jié)構(gòu)中；

檢查器通道 2 作為軟件，在 Agilex 5 SoC FPGA 設(shè)備內(nèi)置的基于 Arm* 的硬核處理器子系統(tǒng)（雙核 Cortex-A55 和雙核 Cortex-A76 處理器及硬核外設(shè)）上執(zhí)行。

此檢查器冗余機(jī)制可同時(shí)緩解系統(tǒng)性故障（軟件缺陷與工具鏈錯(cuò)誤）和隨機(jī)硬件故障（如單粒子翻轉(zhuǎn)），滿(mǎn)足嚴(yán)苛的 TüV 萊因 Cat. 3 PLd 認(rèn)證要求。

該系統(tǒng)通過(guò)軟硬件協(xié)同的方法，能夠構(gòu)建正交安全驗(yàn)證路徑，提升容錯(cuò)能力，同時(shí)簡(jiǎn)化工業(yè)、汽車(chē)及機(jī)器人應(yīng)用的安全檔案相關(guān)工作。

跨 Altera FPGA 產(chǎn)品家族的可移植性

此外，該演示設(shè)計(jì)具備可移植性：

若應(yīng)用無(wú)需集成 Arm 處理器的復(fù)雜性和高性能，控制及安全功能可移植至 Altera 基于 RISC-V 架構(gòu)的 Nios V 軟核處理器；

采用 Nios V 軟核處理器可提供靈活輕量化的替代方案，既能保持實(shí)時(shí)性能，又能擴(kuò)展可選的 Altera FPGA 產(chǎn)品家族范圍。

這使得該解決方案能適配多個(gè) FPGA 產(chǎn)品家族，適用于從低成本邊緣電機(jī)控制器到復(fù)雜多軸機(jī)械臂的全系列工業(yè)產(chǎn)品，且無(wú)需重新設(shè)計(jì)核心安全邏輯。

實(shí)時(shí)性能與系統(tǒng)響應(yīng)能力

除安全性外，Agilex 5 SoC FPGA 架構(gòu)還具備以下優(yōu)勢(shì)：

通過(guò) FPGA 硬件實(shí)現(xiàn)關(guān)鍵路徑的低時(shí)延確定性控制；

基于 Arm 處理器或 Nios V 內(nèi)核的軟件可編程能力，支持監(jiān)控功能、診斷和運(yùn)行時(shí)更新，提升現(xiàn)場(chǎng)已部署設(shè)備的系統(tǒng)響應(yīng)能力；

細(xì)粒度電機(jī)仿真與高速低抖動(dòng)信號(hào)路徑，為機(jī)器人、伺服驅(qū)動(dòng)和自主移動(dòng)系統(tǒng)提供關(guān)鍵支持。

該系統(tǒng)通過(guò)同步確定性控制及出色的靈活性，更好地實(shí)現(xiàn)邊緣分析和安全監(jiān)控，實(shí)現(xiàn)了性能、安全性與適應(yīng)性之間的更優(yōu)平衡。

簡(jiǎn)化認(rèn)證工作，專(zhuān)注技術(shù)創(chuàng)新

MathWorks 與 Altera 聯(lián)合提供工具鏈，能夠助力簡(jiǎn)化以下工作：

通過(guò) DSP Builder 實(shí)現(xiàn)算法設(shè)計(jì)與驗(yàn)證；

通過(guò) DSP Builder 實(shí)現(xiàn) HDL 代碼自動(dòng)生成；

通過(guò)經(jīng) TüV 審查的架構(gòu)和文檔，加速安全驗(yàn)證；

采用 Altera FPGA 硬件驗(yàn)證，加速整體功能開(kāi)發(fā)。

這一集成化流程能夠縮短認(rèn)證周期并降低開(kāi)發(fā)風(fēng)險(xiǎn)，為工程師加速推動(dòng)安全關(guān)鍵型創(chuàng)新落地市場(chǎng)提供了高效技術(shù)路徑。