LMK1D1204P時鐘緩沖器將兩個可選時鐘輸入（IN0和IN1）中的一個分配給4對差分LVDS時鐘輸出（OUT0至OUT3），時鐘分配的偏斜最小。輸入可以是 LVDS、LVPECL、LVCMOS、HCSL 或 CML。

該LMK1D1204P專為驅(qū)動 50 Ω輸電線路而設計。在單端模式下驅(qū)動輸入時，向未使用的負輸入引腳施加適當?shù)钠秒妷骸N_SEL引腳選擇路由到輸出的輸入。該器件支持故障安全輸入功能。該器件還集成了輸入遲滯，可防止在沒有輸入信號的情況下輸出隨機振蕩。
*附件：lmk1d1204p.pdf

通過將相應的OEx引腳設置為邏輯高電平“1”來使能每個LVDS差分輸出。如果該引腳設置為邏輯低電平“0”，則輸出在高Z狀態(tài)下被禁用，從而降低功耗。

該器件在1.8V、2.5V或3.3V電源環(huán)境中工作，特性范圍為–40°C至105°C（環(huán)境溫度）。

特性

• 高性能LVDS時鐘緩沖器系列，具有2個輸入和4個輸出（2：4）
• 輸出頻率高達 2 GHz
• 用于單個輸出啟用/禁用的硬件引腳
• 電源電壓：1.8 V / 2.5 V / 3.3 V ± 5%
• 低附加抖動：在156.25 MHz時，在12 kHz至20 MHz范圍內(nèi)，最大值<60 fs rms
  • 極低的本底相位噪聲：-164 dBc/Hz（典型值）
• 極低的傳播延遲：最大< 575 ps
• 輸出偏斜：最大20 ps
• 故障安全輸入
• 通用輸入接受 LVDS、LVPECL、LVCMOS、HCSL 和 CML
• LVDS基準電壓，V AC_REF，可用于電容耦合輸入
• 工業(yè)溫度范圍：–40°C 至 105°C
• 可用套餐：
  • 5 mm × 5 mm、28 引腳 VQFN （RHD）

參數(shù)

方框圖

?1. 產(chǎn)品概述?
LMK1D1204P是德州儀器（TI）推出的高性能LVDS時鐘緩沖器，具有以下核心特性：

• ?2輸入4輸出架構?：支持2路可選時鐘輸入（IN0/IN1）分配至4對差分LVDS輸出（OUT0-OUT3）。
• ?低抖動性能?：附加抖動<60 fs RMS（12 kHz–20 MHz頻段@156.25 MHz），相位噪聲低至-164 dBc/Hz。
• ?寬頻支持?：輸出頻率最高達2 GHz，支持LVDS/LVPECL/LVCMOS/HCSL/CML多種輸入類型。
• ?靈活控制?：通過硬件引腳（OE0-OE3）獨立啟用/禁用輸出，禁用時呈高阻態(tài)以降低功耗。

?2. 關鍵參數(shù)?

• ?電源電壓?：1.8V/2.5V/3.3V ±5%，工業(yè)級溫度范圍（-40°C至105°C）。
• ?時序特性?：傳播延遲<575 ps，輸出偏斜<20 ps。
• ?封裝?：5mm×5mm 28引腳VQFN（RHD），集成散熱焊盤。

?3. 應用場景?

• 電信/網(wǎng)絡設備、醫(yī)療成像、測試儀器
• 無線基礎設施、專業(yè)音視頻系統(tǒng)

?4. 功能模式?

• ?輸入選擇?：通過IN_SEL引腳切換輸入源（IN0或IN1），懸空時禁用輸入緩沖。
• ?輸出控制?：各輸出通道可通過OEx引腳獨立啟用（邏輯高電平）或禁用（邏輯低電平）。

?5. 設計要點?

• ?輸入處理?：支持直流/交流耦合，需根據(jù)輸入類型（如LVDS/LVPECL）配置匹配電阻或偏置電壓。
• ?輸出端接?：推薦100Ω差分端接（靠近接收器），未用輸出應禁用以優(yōu)化功耗。
• ?電源濾波?：建議每電源引腳就近放置0.1μF去耦電容，必要時串聯(lián)磁珠抑制高頻噪聲。

?6. 典型應用示例?
文檔展示了156.25 MHz時鐘分配方案，包括：

• LVDS背板輸入通過AC耦合接入，LVCMOS振蕩器輸入通過電阻分壓匹配。
• 輸出驅(qū)動PHY、FPGA等設備，分別采用DC耦合（內(nèi)部端接）或AC耦合（外部電容）設計。

?7. 性能驗證?

• 實測附加抖動39.7 fs RMS（參考源24 fs RMS），驗證低噪聲特性。
• 提供PCB布局指南，強調(diào)散熱焊盤需焊接至地平面以優(yōu)化熱性能。