Texas Instruments PCM1822立體聲通道音頻模數(shù)轉換器 (ADC) 是一款高性能音頻ADC,支持對多達兩個模擬通道同時采樣。該器件支持單端、差分線路和麥克風輸入,具有1VRMS滿量程信號。該器件集成了直流移除高通濾波器 (HPF)、鎖相環(huán) (PLL),并支持高達192kHz采樣率。該器件支持I^2^S音頻格式或時分多路復用 (TDM)、可通過硬件引腳電平進行選擇。
數(shù)據(jù)手冊:*附件:Texas Instruments PCM1822立體聲通道音頻ADC數(shù)據(jù)手冊.pdf
Texas Instruments PCM1822支持音頻總線接口操作的主模式和從模式選擇。這些集成的高性能特性,加上可由3.3V單電源供電,使得該器件非常適合用于遠場麥克風錄制應用中對成本敏感的空間受限音頻系統(tǒng)。PCM1822的額定工作溫度范圍為-40°C至+125°C,采用20引腳WQFN封裝。
特性
- 立體聲高性能ADC
- 2通道模擬麥克風或線路輸入
- ADC線路和麥克風差分、單端輸入性能:
- PCM1822動態(tài)范圍
- 117dB(動態(tài)范圍增強器啟用)
- 111dB(動態(tài)范圍增強器禁用)
- THD+N: –95dB
- PCM1822動態(tài)范圍
- 1V
RMS滿量程輸入 - ADC采樣率 (f
S) = 8kHz至192kHz - 硬件引腳控制配置
- 線性相位或低延遲濾波器選擇
- 靈活的音頻串聯(lián)數(shù)據(jù)接口
- 主接口或從接口選擇
- 32位、2通道TDM
- 32位、2通道I^2^S
- 音頻時鐘丟失時自動關斷
- 集成式高性能音頻PLL
- 3.3V單電源運行
- 3.3V或1.8V I/O電源運行
- 3.3V AVDD電源的功耗
- 16kHz采樣率下為19.6mW/通道
- 48kHz采樣率下為21.3mW/通道
功能框圖
高保真音頻ADC技術解析:基于PCM1822的應用與設計
一、PCM1822核心特性概述
PCM1822是德州儀器Burr-Brown?系列中的一款高性能立體聲通道音頻模數(shù)轉換器(ADC),專為專業(yè)音頻系統(tǒng)和消費電子設備設計。該器件具有以下突出特性:
- ?超寬動態(tài)范圍?:支持117dB動態(tài)范圍(DRE啟用時),111dB(DRE禁用時),THD+N低至-95dB
- ?靈活輸入配置?:支持兩路差分/單端模擬輸入,1VRMS全量程輸入
- ?寬采樣率范圍?:8kHz至192kHz可調(diào)采樣率,滿足不同音質(zhì)需求
- ?低功耗設計?:19.6mW/通道@16kHz,21.3mW/通道@48kHz
- ?集成高級功能?:包含動態(tài)范圍增強器(DRE)、高通濾波器(HPF)和低抖動PLL
二、關鍵技術創(chuàng)新解析
2.1 動態(tài)范圍增強技術(DRE)
PCM1822集成了創(chuàng)新的動態(tài)范圍增強算法,通過實時監(jiān)測輸入信號幅度并自動調(diào)整內(nèi)部放大器增益,實現(xiàn)了117dB的超高動態(tài)范圍。這項技術特別適合需要同時捕捉極微弱和極強信號的場景,如專業(yè)錄音室或現(xiàn)場演出錄制。
技術特點:
- 觸發(fā)閾值固定為-36dB輸入電平
- 最大增益調(diào)節(jié)范圍18dB
- 低延遲處理,避免可聞 artifacts
- 僅需通過MD1引腳硬件控制即可啟用
2.2 可配置數(shù)字濾波器
設備提供兩種數(shù)字抽取濾波器模式,可通過MD0引腳選擇:
- ?線性相位濾波器?
- 完美線性相位響應(0°相位偏差)
- 典型群延遲17.1個樣本@48kHz
- 通帶波紋±0.05dB,阻帶衰減>73dB
- ?低延遲濾波器?
- 群延遲僅7.6個樣本@48kHz
- 相位偏差<0.3°(0-0.365×fS)
- 適合實時音頻處理應用
2.3 高精度時鐘架構
集成低抖動PLL支持多種時鐘配置:
- 主/從模式可選(通過MSZ引腳)
- 支持256×fS或512×fS系統(tǒng)時鐘(主模式)
- 自動檢測FSYNC和BCLK比率(從模式)
- 寬范圍時鐘兼容性(7.35kHz-192kHz)
三、音頻接口配置指南
3.1 接口模式選擇
通過FMT0引腳可選擇兩種數(shù)字音頻格式:
模式 | FMT0狀態(tài) | 特點 | 適用場景 |
---|---|---|---|
TDM | 高電平 | 多設備串聯(lián),節(jié)省IO資源 | 多通道采集系統(tǒng) |
I2S | 低電平 | 標準立體聲接口,兼容性強 | 傳統(tǒng)音頻設備連接 |
3.2 主從模式配置
模式 | MSZ狀態(tài) | 時鐘來源 | BCLK頻率范圍 |
---|---|---|---|
主模式 | 高電平 | 內(nèi)部PLL生成 | 最高24.576MHz |
從模式 | 低電平 | 外部主機提供 | 支持多種比率配置 |
四、性能優(yōu)化實踐
4.1 PCB布局建議
- ?分區(qū)策略?:
- 將模擬輸入?yún)^(qū)域與數(shù)字接口物理隔離
- 使用完整地平面分隔敏感信號
- ?走線規(guī)范?:
- 差分對長度匹配(±50mil公差)
- 避免90°轉角,使用45°或圓弧走線
- 關鍵信號線遠離高頻時鐘路徑
- ?接地系統(tǒng)?:
- 星型接地于熱焊盤下方
- 避免數(shù)字電流流經(jīng)模擬地區(qū)域
4.2 系統(tǒng)集成技巧
- ?時鐘管理?:在從模式下,確保BCLK/FSYNC滿足t(BCLK)≥40ns時序要求
- ?電源時序?:停止時鐘后等待>10ms再下電,確保正常關機
- ?DRE啟用?:對于>48kHz采樣率應用,需禁用DRE功能
五、典型應用場景
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