該ADS7047器件屬于引腳對引腳兼容、高速、低功耗、單通道逐次逼近寄存器（SAR）型模數(shù)轉(zhuǎn)換器（ADC）系列。該器件系列包括多種分辨率、吞吐量和模擬輸入變體（器件列表見表 1）。

該ADS7047是一款12位、3MSPS SAR ADC，支持±AVDD范圍內(nèi)的全差分輸入，適用于2.35 V至3.6 V范圍內(nèi)的AVDD。
*附件：ads7047.pdf

內(nèi)部失調(diào)校準(zhǔn)功能可在整個 AVDD 和溫度工作范圍內(nèi)保持出色的失調(diào)規(guī)格。

該器件支持由CS和SCLK信號控制的SPI兼容串行接口。輸入信號使用 CS 下降沿進(jìn)行采樣，SCLK 用于轉(zhuǎn)換和串行數(shù)據(jù)輸出。該器件支持寬數(shù)字電源范圍（1.65 V 至 3.6 V），可直接連接到各種主機(jī)控制器。該ADS7047符合正常DVDD范圍（1.65 V至1.95 V）的JESD8-7A標(biāo)準(zhǔn)。

該ADS7047采用8引腳小型X2QFN封裝，額定工作范圍為擴(kuò)展工業(yè)溫度范圍（–40°C至+125°C）。該器件外形小巧，功耗極低，適用于空間受限且需要高速、高分辨率數(shù)據(jù)采集的電池供電應(yīng)用。

特性

• 3-MSPS 吞吐量
• 小包裝尺寸：
  • X2QFN-8 封裝（1.5 mm × 1.5 mm）
• 全差分輸入范圍：±AVDD
• 工作范圍廣：
  • AVDD：2.35 V 至 3.6 V
  • DVDD：1.65 V 至 3.6 V（獨立于 AVDD）
  • 溫度范圍：–40°C 至 +125°C
• 卓越的性能：
  • 12 位 NMC DNL，±0.2 LSB INL
  • 2 kHz 時為 72.8 dB SINAD
  • 1 MHz時為71.7 dB SINAD
• 低功耗：
  • 3 MSPS 時為 4 mW，采用 3.3V AVDD
  • 100 kSPS 時為 130 μW，采用 3.3V AVDD
  • 100 kSPS 時為 74 μW，采用 2.5V AVDD
• 集成偏移校準(zhǔn)
• SPI 兼容串行接口：60 MHz
• 符合 JESD8-7A 標(biāo)準(zhǔn)的數(shù)字 I/O

參數(shù)

方框圖

ADS7047 是一款 12 位、3 MSPS 高速低功耗 SAR ADC，支持全差分輸入，采用超小封裝，兼具高線性度與低功耗特性，適用于對速度、精度和尺寸有嚴(yán)格要求的工業(yè)與通信數(shù)據(jù)采集應(yīng)用。

核心參數(shù)與特性

• 性能規(guī)格 ：12 位無失碼分辨率，微分非線性（DNL）±0.15 LSB，積分非線性（INL）±0.2 LSB；信號噪聲失真比（SINAD）典型值 72.8 dB（2kHz 時），無雜散動態(tài)范圍（SFDR）95 dB，全功率帶寬 200 MHz。
• 供電與功耗 ：模擬供電（AVDD）2.35V-3.6V，數(shù)字供電（DVDD）1.65V-3.6V（獨立供電）；3 MSPS 時功耗 4 mW（3.3V AVDD），100 kSPS 時低至 130 μW，靜態(tài)電流僅 0.02 μA。
• 輸入與參考 ：全差分輸入范圍 ±AVDD，共模電壓 AVDD/2±0.1V；以 AVDD 為參考電壓，采樣電容 16 pF，輸入阻抗典型值 50 Ω。
• 接口與時序 ：SPI 兼容串行接口，SCLK 最高 60 MHz；CS 下降沿觸發(fā)采樣，15 個 SCLK 完成轉(zhuǎn)換，轉(zhuǎn)換時間 15×tSCLK，采集時間 80 ns。
• 封裝與環(huán)境 ：8 引腳 1.5mm×1.5mm X2QFN 超小封裝，工作溫度范圍 -40°C 至 +125°C，ESD 防護(hù)等級 HBM ±2000V、CDM ±1000V。

關(guān)鍵功能說明

• 工作模式 ：支持采集（ACQ）、轉(zhuǎn)換（CNV）、偏移校準(zhǔn)（OFFCAL）三種狀態(tài)；上電后自動進(jìn)入采集狀態(tài)，CS 下降沿觸發(fā)轉(zhuǎn)換，轉(zhuǎn)換后返回采集狀態(tài)。
• 偏移校準(zhǔn) ：內(nèi)置偏移校準(zhǔn)功能，上電時需提供 24 個 SCLK 啟動校準(zhǔn)，正常工作時需 64 個 SCLK，校準(zhǔn)后可補(bǔ)償溫漂與電源漂移帶來的誤差。
• 數(shù)據(jù)格式與傳輸 ：輸出數(shù)據(jù)為二進(jìn)制補(bǔ)碼格式，12 位數(shù)據(jù)隨 SCLK 上升沿逐位輸出，MSB 先行；CS 高電平時 SDO 引腳呈高阻態(tài)。
• 輸入特性 ：模擬輸入引腳具備 ESD 保護(hù)，采樣階段開關(guān)閉合充電采樣電容，轉(zhuǎn)換階段斷開輸入以保證信號穩(wěn)定，支持寬共模電壓范圍。

典型應(yīng)用場景

適用于光學(xué)編碼器、聲納接收器、魚探儀、I-Q 解調(diào)器、光線路卡與模塊、熱成像相機(jī)、超聲波流量計、手持無線電等高速數(shù)據(jù)采集場景，可實現(xiàn)雙路同步采樣、單端信號轉(zhuǎn)差分采集等功能。

應(yīng)用設(shè)計要點

• 電源與去耦 ：AVDD 引腳需外接 3.3μF 低 ESR 陶瓷去耦電容，DVDD 引腳配置 1μF 電容，均靠近引腳放置，減少電源噪聲耦合。
• 布局建議 ：采用獨立接地平面，分離模擬與數(shù)字信號區(qū)域；模擬輸入走線遠(yuǎn)離數(shù)字電路與噪聲源，電荷回踢濾波器組件需貼近器件放置。
• 輸入驅(qū)動 ：推薦搭配高帶寬低失真運放（如 THS4551）作為輸入驅(qū)動；差分輸入端需配置 RC 濾波器（CFLT 建議≥320 pF），平衡穩(wěn)定性與失真性能。
• 校準(zhǔn)與時序 ：上電后必須完成偏移校準(zhǔn)以保證精度；嚴(yán)格遵循時序要求，CS 下降沿至 SCLK 下降沿 setup 時間≥7 ns，SCLK 高低電平時間均不低于 0.45×tSCLK。