該ADS54J42是一款低功耗、寬帶寬、14位、625MSPS、雙通道模數(shù)轉(zhuǎn)換器（ADC）。該器件專為高信噪比 （SNR） 而設計，可提供 –157 dBFS/Hz 的本底噪聲，適用于在寬瞬時帶寬上實現(xiàn)最高動態(tài)范圍的應用。該器件支持數(shù)據(jù)速率高達 6.25 Gbps 的JESD204B串行接口。緩沖模擬輸入在寬頻率范圍內(nèi)提供均勻的輸入阻抗，并最大限度地減少采樣保持毛刺能量。每個ADC通道都可以選擇連接到寬帶數(shù)字下變頻器（DDC）模塊。該ADS54J42在較大的輸入頻率范圍內(nèi)以極低的功耗提供出色的無雜散動態(tài)范圍 （SFDR）。

JESD204B接口減少了接口線的數(shù)量，從而實現(xiàn)了高系統(tǒng)集成密度。內(nèi)部鎖相環(huán)（PLL）將ADC采樣時鐘相乘，得出用于序列化每個通道的14位數(shù)據(jù)的位時鐘。
*附件：ads54j42.pdf

特性

• 14位分辨率，雙Chanel，625MSPS ADC
• 本底噪聲：–157 dBFS/Hz
• 光譜性能 （f 在 = 170 MHz，–1 dBFS）：
  • 信噪比：71.0 dBFS
  • NSD：–155.9 dBFS/Hz
  • SFDR：85 dBc
  • SFDR：93 dBc（HD2、HD3 和交錯音調(diào)除外）
• 光譜性能 （f 在 = 350 MHz，–1 dBFS）：
  • 信噪比：69 dBFS
  • NSD：–153.9 dBFS/Hz
  • SFDR：76 dBc
  • SFDR：90 dBc（HD2、HD3 和交錯音除外）
• 信道隔離：100 dBc（f 在 = 170兆赫
• 輸入滿量程：1.9 V聚丙烯
• 輸入帶寬 （3 dB）：1.2 GHz
• 片上抖動
• 集成寬帶 DDC 模塊
• JESD204B 支持子類 1 的接口：
  • 每個ADC2通道，頻率為6.25 Gbps
  • 每個ADC4通道，速率為3.125 Gbps
  • 支持多芯片同步
• 功耗：625 MSPS 時為 970 mW/Ch
• 封裝：72引腳VQFNP（10 mm×10 mm）

參數(shù)

方框圖

ADS54J42 是德州儀器（Texas Instruments）推出的一款低功耗、寬帶寬雙通道模數(shù)轉(zhuǎn)換器，核心優(yōu)勢是高采樣速率與優(yōu)異動態(tài)性能兼具，集成數(shù)字下變頻器（DDC）和高速 JESD204B 接口，適用于雷達、寬帶無線通信、測試測量等對高頻信號采樣有嚴苛要求的場景。

一、核心性能與定位

• 分辨率與采樣速率 ：14 位分辨率，單通道最高 625 MSPS 采樣率，采用四片交錯 ADC 架構(gòu)，通道隔離度達 100 dBc（170 MHz 輸入）。
• 動態(tài)性能 ：170 MHz 輸入、-1 dBFS 條件下，SNR 達 71.0 dBFS，SFDR 為 85 dBc（排除 HD2、HD3 及交錯雜波后達 93 dBc），噪聲譜密度（NSD）低至 - 155.9 dBFS/Hz；3 dB 輸入帶寬達 1.2 GHz，支持高頻信號直接采樣。
• 功耗與溫度適應性 ：單通道典型功耗 970 mW（625 MSPS），全局掉電模式功耗低至 285 mW；工作溫度范圍 - 40℃~85℃，結(jié)溫最高 125℃。

二、關(guān)鍵功能與硬件特性

1. 信號處理與校正

• 集成寬頻 DDC 模塊，支持 2 倍 / 4 倍抽取濾波，提供低通、高通、帶通及 IQ 輸出等多種濾波模式，可優(yōu)化特定頻段信噪比與動態(tài)范圍；
• 內(nèi)置抖動（Dither）功能和交錯校正算法，降低雜波干擾，提升頻譜純凈度；
• 支持可編程快速過范圍（FOVR）檢測，閾值可配置，響應延遲僅 7 個時鐘周期。

2. 接口與封裝

• 數(shù)字輸出：JESD204B 子類 1 接口，支持單 ADC 2 路（6.25 Gbps）或 4 路（3.125 Gbps）通道配置，支持多芯片同步；
• 配置接口：24 位 SPI 接口（支持 1.2V~1.9V 邏輯），支持分頁訪問寄存器，可配置濾波、增益、功耗等參數(shù)；
• 封裝規(guī)格：72 引腳 VQFNP 封裝（10mm×10mm），底部裸露熱焊盤，優(yōu)化散熱性能。

3. 電源與輸入特性

• 電源配置：模擬電源 AVDD（1.9V）、AVDD3V（3.0V），數(shù)字電源 DVDD（1.9V）、IOVDD（1.15V），無嚴格上電順序要求；
• 模擬輸入：差分輸入滿量程 1.9 Vpp，共模電壓 2.0 V，內(nèi)置 600Ω 偏置電阻，支持 AC/DC 耦合，輸入阻抗在 170 MHz 時為 0.6 kΩ（差分）、4.7 pF（差分）。

三、工作模式與配置

• 抽取濾波模式 ：DDC 模塊支持 2 倍抽?。ǖ屯?/ 高通濾波）、4 倍抽取（帶通 / IQ 濾波），抽取后采樣率可降至 156.25 MSPS，提升低頻段動態(tài)性能；
• 電源模式 ：支持全局掉電、單通道 ADC / 緩沖器掉電等多種功耗控制模式，掉電喚醒時間約 150 μs；
• 測試模式 ：JESD204B 接口支持 PRBS7/15/23、K28.5、斜坡等測試圖案，便于系統(tǒng)調(diào)試。

四、典型應用場景

• 雷達與天線陣列、寬帶無線通信系統(tǒng)、有線電視 CMTS/DOCSIS 3.1 接收機；
• 通信測試儀器、微波接收機、軟件無線電（SDR）、數(shù)字化儀、醫(yī)療影像診斷設備。

五、設計關(guān)鍵要點

1. 電源與去耦 ：各電源引腳需就近配置 0.1 μF 陶瓷電容，AVDD3V 和 BP2.5 引腳額外并聯(lián) 10 μF 電容，降低電源噪聲干擾；
2. 信號接口：模擬輸入推薦串聯(lián) 5Ω10Ω 電阻抑制寄生振蕩，差分傳輸線特性阻抗控制為 50Ω200Ω；JESD204B 輸出需 AC 耦合至接收端，傳輸線特性阻抗 100Ω；
3. 時鐘設計：CLKIN 差分時鐘輸入支持 0.7Vpp1.6Vpp 幅度，建議邊沿斜率≥1 V/ns 以降低孔徑抖動；SYSREF 信號需為 LMFC 時鐘的子諧波（1 MHz5 MHz），確保多芯片同步精度；
4. 校準與初始化：上電后需執(zhí)行硬件復位和 PLL 校準，更改抽取率或時鐘分頻比后需重新校準 ADC 核心。