飛行器制導(dǎo)接收機(jī)的任務(wù)是在飛行過(guò)程中不斷接收導(dǎo)引指令， 保證飛行器沿預(yù)定軌道飛行。由于對(duì)抗干擾、抗截獲性能的嚴(yán)格要求， 飛行器制導(dǎo)系統(tǒng)的通信體制目前都在向快速跳頻(FH) 的方向發(fā)展。同時(shí)由于制導(dǎo)接收機(jī)搭載在飛行器上， 其體積和功耗受到了嚴(yán)格的限制。一般而言， 根據(jù)跳頻源的不同， 傳統(tǒng)的快速跳頻接收機(jī)主要有兩種實(shí)現(xiàn)方案： 一種是基于多鎖相環(huán)(PLL) 頻率合成跳頻源的方案， 其主要優(yōu)點(diǎn)是可工作在高的本振頻率， 且功耗較低， 缺點(diǎn)是受限于環(huán)路鎖定時(shí)間而難以實(shí)現(xiàn)高速跳頻； 另一種是基于直接數(shù)字頻率合成(DDS)跳頻源的方案， 其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短、容易實(shí)現(xiàn)高速跳頻， 缺點(diǎn)是DDS 輸出頻率低， 要工作在高的本振頻率必須經(jīng)過(guò)變頻， 這樣就使其結(jié)構(gòu)復(fù)雜， 且功耗較高。另外， 由于DDS 輸出雜散抑制差， 接收機(jī)的性能也受到一定影響。

本文提出了一種利用接收機(jī)前端雙PLL 和基帶DDS 共同實(shí)現(xiàn)高速跳頻的改進(jìn)設(shè)計(jì)方案， 給出了一種基于高速跳頻體制的飛行器制導(dǎo)接收機(jī)方案， 實(shí)驗(yàn)結(jié)果表明， 改進(jìn)方案較好地解決了本振泄漏問(wèn)題和I、Q 兩個(gè)通道的平衡問(wèn)題， 提高了系統(tǒng)性能。

1 系統(tǒng)特點(diǎn)和實(shí)現(xiàn)方案

飛行器制導(dǎo)系統(tǒng)的主要特點(diǎn)是必須具有優(yōu)良的抗干擾、抗截獲性能， 同時(shí)制導(dǎo)接收機(jī)的體積和功耗嚴(yán)格受限。

采用直接序列(DS) 擴(kuò)頻/快速跳頻混合擴(kuò)頻體制是提高抗干擾、抗截獲性能的有效途徑。直接序列擴(kuò)頻信號(hào)具有較好的抗寬帶干擾能力， 而快速跳頻信號(hào)具有較好的抗窄帶干擾能力，DS/FH 混合擴(kuò)頻體制在同時(shí)兼容DS 系統(tǒng)和FH 系統(tǒng)抗干擾、抗截獲能力的同時(shí)還克服了單純DS 系統(tǒng)的遠(yuǎn)近效應(yīng)問(wèn)題。跳頻速率對(duì)DS/FH 混合擴(kuò)頻系統(tǒng)的抗干擾、抗截獲能力具有決定性的影響。

制導(dǎo)通信系統(tǒng)采用了FH/DS/MSK 混合擴(kuò)頻調(diào)制體制。其主要性能指標(biāo)如下：

工作頻段：1.7 GHz～1.9 GHz

工作體制：FH/DS/MSK

跳頻范圍：200 MHz

跳頻點(diǎn)數(shù)：200 個(gè)頻點(diǎn)， 間隔1 MHz

跳頻速率：76 000 跳/s

碼片速率：5 Mb/s

為了滿足體積和功耗的要求， 制導(dǎo)接收機(jī)放棄了“DDS 跳頻+ 二次變頻” 的超外差方案， 而采用“ 雙PLL跳頻+基帶數(shù)字跳頻” 的直接下變頻方案， 利用雙PLL頻率合成和基帶數(shù)字部件共同實(shí)現(xiàn)76 000 跳/s 的跳頻速率。整個(gè)接收機(jī)包括射頻前端、基帶數(shù)字信號(hào)處理和電源部分， 其體積為120 mm×60 mm×30 mm。

利用雙PLL 和基帶數(shù)字部件共同實(shí)現(xiàn)高速跳頻的方法是分組實(shí)現(xiàn)跳頻， 即將200 MHz 頻帶內(nèi)的跳頻頻點(diǎn)分成若干組，也即若干個(gè)子頻帶，每個(gè)子頻帶帶寬40 MHz，包含40 個(gè)跳頻頻點(diǎn)(頻點(diǎn)間隔1 MHz) 。子頻帶之間可以重疊或不重疊。首先由雙PLL 實(shí)現(xiàn)2 000 跳/s 的子頻帶跳變， 再由DDS 在0.5 ms 時(shí)間間隔內(nèi)實(shí)現(xiàn)子頻帶內(nèi)40個(gè)頻點(diǎn)間的38 次跳變， 實(shí)現(xiàn)76 000 跳/s 的跳頻速率。

2 高速跳頻制導(dǎo)接收機(jī)總體設(shè)計(jì)

2.1 接收機(jī)結(jié)構(gòu)

接收機(jī)采用直接下變頻拓?fù)浣Y(jié)構(gòu)， 將接收到的射頻調(diào)制信號(hào)直接進(jìn)行一次性下變頻解調(diào)， 從而得到基帶輸入信號(hào)。由于省去了中頻變換環(huán)節(jié)， 能夠大大減少外圍元器件數(shù)量、印制電路板面積和功耗， 但需要解決好本振泄漏問(wèn)題和正交數(shù)據(jù)解調(diào)時(shí)I、Q 兩個(gè)通道的平衡問(wèn)題。

圖1 是制導(dǎo)接收機(jī)組成框圖。

跳頻頻率范圍為1.7 GHz～1.9 GHz 的射頻調(diào)制信號(hào)從天線輸入， 其輸入電平范圍約為-97 dBm～-27 dBm。

為了降低整機(jī)的噪聲系數(shù)， 首先經(jīng)過(guò)低噪聲放大器進(jìn)行適當(dāng)增益放大， 再經(jīng)過(guò)中心頻率為1 . 8 GHz 、帶寬為200 MHz 的帶通濾波器抑制帶外噪聲后送給具有自動(dòng)增益控制功能的射頻放大器放大， 然后進(jìn)行直接下變頻， 其中AGC 電壓取自下變頻信號(hào)的檢波輸出。下變頻電路帶有對(duì)本振進(jìn)行±45° 移相的功能部分， 直接下變頻后輸出正交的兩路基帶信號(hào)， 經(jīng)過(guò)低通濾波和放大后送給A/D 變換器， 其幅度可通過(guò)AGC 起控點(diǎn)的調(diào)節(jié)來(lái)控制， 以滿足A/D 變換器的要求?；鶐?shù)字信號(hào)處理部分由300 萬(wàn)門的FPGA 構(gòu)成， 完成跳頻同步、DS 解擴(kuò)、MSK解調(diào)和信道解碼等功能。

FPGA 產(chǎn)生跳頻同步控制信號(hào)和ADC 采樣時(shí)鐘， 與MCU 通過(guò)高速SPI 接口和外部中斷接口進(jìn)行控制信息的交換。MCU 接收到起跳時(shí)間和預(yù)置頻率的初值后， 控制頻率綜合器產(chǎn)生所需的本振信號(hào)， 送給下變頻器。為了滿足高速跳頻的要求， 采用雙PLL 頻率綜合器， 以完成2 000 跳/s 的頻率跳變。

2.2 接收機(jī)相關(guān)指標(biāo)

(1) 噪聲系數(shù)NF

噪聲系數(shù)主要取決于射頻前端第一級(jí)的增益或損耗。根據(jù)目前低噪聲放大器的實(shí)際器件水平， 考慮接頭和饋線損耗， 可取接收機(jī)噪聲系數(shù)為NF≈1.5 dB。

(2) 接收機(jī)靈敏度Pin ，min

不考慮DS 擴(kuò)頻的因素， 則碼速率Rb為5 Mb/s ( 也即直擴(kuò)后碼片速率)。取成形濾波的滾降系數(shù)α=0.35 ， 則實(shí)際中頻帶寬為：

需要說(shuō)明的是頻率合成器相位噪聲對(duì)接收機(jī)靈敏度的影響。相位噪聲會(huì)限制接收機(jī)的信噪比， 降低數(shù)字解調(diào)器的性能。當(dāng)相位噪聲惡化到一定程度時(shí)， 即使不斷增大信噪比， 系統(tǒng)誤碼率也是不歸零的， 而是趨向于一個(gè)門限。這時(shí)接收靈敏度已不再滿足公式(3) 。

(3) 發(fā)射機(jī)輸出功率

設(shè)系統(tǒng)備余量E 為10 dB， 收、發(fā)天線增益Gt、Gr分別為0 dB 和6 dB。

(4) 動(dòng)態(tài)范圍

根據(jù)實(shí)際工程項(xiàng)目要求， 信號(hào)視距傳輸距離d 的范圍為：100 m≤d≤80 km。

動(dòng)態(tài)范圍為59 dB。實(shí)際設(shè)計(jì)時(shí)要留有抗衰落余量，根據(jù)所選器件的動(dòng)態(tài)范圍為69.5 dB， 可取接收信號(hào)電平范圍為-97.6 dBm~-28.1 dBm。接收機(jī)各部分的增益預(yù)算將按此電平范圍來(lái)進(jìn)行。

2.3 接收機(jī)內(nèi)部增益預(yù)算

接收機(jī)內(nèi)部各部分的增益預(yù)算如圖2 所示。

3 接收機(jī)前端的設(shè)計(jì)實(shí)現(xiàn)

3.1 低噪聲放大器(LNA)

低噪聲放大器按照噪聲系數(shù)和增益兼顧的原則設(shè)計(jì)。器件選用MGA-61563 。其工作點(diǎn)選擇為：Vd=3 V，Id=20 mA， 輸入、輸出50 Ω 匹配。

圖3、圖4 、圖5 分別給出了LNA 的正/反向增益、噪聲系數(shù)和輸入/輸出駐波比。

3.2 射頻前端帶通濾波器

射頻前端帶通濾波器的指標(biāo)如下： 中心頻率fo=1.8 GHz ， 帶寬BW-3 dB=200 MHz ，BW-40 dB=600 MHz ， 插損約為1 dB，50 Ω 匹配。采用發(fā)卡式(hairpin) 平行耦合微帶線設(shè)計(jì)， 所占用的線路板面積為32 mm×22 mm。

圖6 、圖7 分別是hairpin 濾波器的結(jié)構(gòu)外形和平面電磁場(chǎng)仿真特性。

3.3 雙PLL 頻率綜合器

本振跳頻源由雙PLL 頻率綜合器構(gòu)成， 采用溫補(bǔ)晶振(TCXO) 作為參考頻率。由MCU 控制射頻開關(guān)以交替輸出2 個(gè)PLL 綜合的本振信號(hào)， 跳頻速率為2 000 跳/s 。

采取如下的控制策略：

先對(duì)環(huán)1 進(jìn)行初始頻率預(yù)置。在跳頻切換時(shí)刻之前首先對(duì)環(huán)2 進(jìn)行下一時(shí)刻的頻率預(yù)置， 然后切換到環(huán)1的輸出。如此循環(huán)往復(fù)， 交替切換兩個(gè)PLL 的輸出。

采用這種策略可以放寬對(duì)每個(gè)PLL 鎖定時(shí)間的要求， 更好地保證了跳頻源輸出本振信號(hào)的雜散特性。圖8 是實(shí)測(cè)的PLL 輸出相位噪聲和雜散特性。

頻率綜合器關(guān)鍵參數(shù)指標(biāo)如下：

每個(gè)PLL 的環(huán)路帶寬200 kHz，鎖定時(shí)間小于50 μs，MCU 頻率預(yù)置時(shí)間小于2 μs；射頻開關(guān)完成雙環(huán)切換所需時(shí)間為幾十納秒[ 5]。

鎖相環(huán)采用ADF4360-3 ， 射頻開關(guān)采用吸收式單刀雙擲開關(guān)HMC349MS8G， 隔離度約60 dB@1.8 GHz 。

3.4 下變頻器與自動(dòng)增益控制

直接下變頻器集成了可變?cè)鲆娣糯笃?/u>(VGA) ， 其變換增益具有69.5 dB 的動(dòng)態(tài)范圍， 可與基帶輸出檢波器一起實(shí)現(xiàn)自動(dòng)增益控制功能。下變頻器選用AD8347 ， 其解調(diào)帶寬90 MHz ，I/Q 幅度平衡度0.3 dB， 正交相位誤差典型值±1°[ 6]。