將近一半的嵌入式設(shè)計(jì)用到FPGA,僅次于微控制器。FPGA可用于執(zhí)行任何膠合邏輯、自定義IP 、計(jì)算密集型算法加速器。通過(guò)采取一些處理任務(wù), FPGA可以幫助提高系統(tǒng)性能,從而使單片機(jī)從周期密集的任務(wù)中騰出部分時(shí)間。FPGA還提供優(yōu)良的性能特點(diǎn)和更的靈活性,以適應(yīng)不斷變化的標(biāo)準(zhǔn)。
基于FPGA的MCU設(shè)計(jì)有兩種基本實(shí)現(xiàn)方式:一種是在FPGA邏輯結(jié)構(gòu)中內(nèi)置MCU軟核;一種是使用基于離散FPGA的標(biāo)準(zhǔn)MCU產(chǎn)品。FPGA內(nèi)置軟核有效果,但與標(biāo)準(zhǔn)MCU相比,該方式實(shí)現(xiàn)一個(gè)微控制器是比較昂貴和耗電的。尤其是使用基于32位ARM的內(nèi)核。結(jié)果,基于FPGA內(nèi)置軟核的FPGA MCU設(shè)計(jì)只占三分之一。其余的三分之二是基于離散FPGA的標(biāo)準(zhǔn)微控制器產(chǎn)品。
標(biāo)準(zhǔn)微控制器產(chǎn)品和FPGA都沒(méi)有有效的發(fā)展兩者之間的通信,甚至使用不同的語(yǔ)言。因此,它們之間的接口將是一種挑戰(zhàn)。FPGA的沒(méi)有任何專門的邏輯電路來(lái)與微控制器通訊。首先,這種邏輯模塊的設(shè)計(jì)必須從零開(kāi)始。其次,微控制器和FPGA之間的通信是異步的。特別是需要使單片機(jī)與FPGA時(shí)鐘域同步。最后,無(wú)論是接口,還是微控制器總線,都存在瓶頸問(wèn)題。MCU和FPGA之間的信息傳遞通常需要在MCU總線上循環(huán),且通常占用資源(PIO or EBI)影響傳遞速度。因此必須注意避免與外部SRAM或閃存和微控制器總線的瓶頸問(wèn)題。
MCU的FPGA接口基本上有三種硬件選擇:可編程的I / O(PIO);外部總線接口( EBI的),如果有的話;最后,MCU之間的一個(gè)專門的接口,先進(jìn)的高速總線( AHB )和FPGA 。該方法的使用依賴于高端應(yīng)用和市場(chǎng)期望。
PIO接口
通過(guò)PIO 連接MCU和FPGA相對(duì)簡(jiǎn)單數(shù)據(jù)傳輸來(lái)說(shuō)比較簡(jiǎn)單,包括傳輸32位的地址, 32位數(shù)據(jù),還有一些控制信號(hào)的控制。這就需要一個(gè)32位的PIO和一個(gè)2位PIO(圖1) 。
圖1 PIO連接FPGA
為了將數(shù)據(jù)傳輸?shù)紽PGA,PIO中的雙向緩沖器方向必須設(shè)置為輸出。數(shù)據(jù)傳輸?shù)紽PGA的軟件算法實(shí)現(xiàn)如下:
PIO_DATA = ADDRESS; // Pass the address to write
PIO_CTROL = START | WR; // Send start of address cycle
PIO_CTROL = CLEAR; // Clear PIO ctrl, this ends the address cycle
PIO_DATA = DATA; // Set data to transfer
PIO_CTROL = START; // Data is ready in PIO
PIO_CTROL = CLEAR; // This ends the data cycle
從FPGA讀取數(shù)據(jù)的方法相似。同樣,PIO中的緩沖區(qū)首先必須設(shè)置為輸出,然后改變方向?yàn)檩斎霃腇PGA讀取數(shù)據(jù),下面是執(zhí)行代碼:
PIO_DATA = ADDRESS; // Set the address to read
PIO_CTROL = START | RD; // Send start of address cycle
PIO_CTROL = CLEAR; // Clear PIO ctrl, this ends the address cycle
PIO_DATA_DIR = INPUT; // Set PIO-Data direction as input to receive the data
DELAY(WAIT_FOR_FPGA); // wait for the FPGA to send the data
DATA_FROM_FPGA = *PIO_DATA; // Read data from FPGA
上述算法是一個(gè)基本的傳輸,更先進(jìn)的算法是必要在ARM微控制器和FPGA之間建立適當(dāng)?shù)耐ㄐ拧L貏e要注意的是,確保數(shù)據(jù)的可靠性,例如沒(méi)有因高速或等待周期造成資料遺失等。
訪問(wèn)時(shí)間計(jì)算的總和:
T訪問(wèn)-PIO=t1+處理階段+t2+數(shù)據(jù)階段
使用最大優(yōu)化的GCC編譯器,系統(tǒng)大約需要55個(gè)AHB周期向FPGA執(zhí)行寫操作(圖2)。
圖2 PIO向FPGA 寫數(shù)據(jù)
假設(shè)t2(FPGA的等待響應(yīng)時(shí)間)也大約是25個(gè) AHB周期,系統(tǒng)大約需要85個(gè)AHB周期從FPGA進(jìn)行讀操作(圖3)。
圖3 PIO從FPGA讀取數(shù)據(jù)
MCU自身接口連接非常簡(jiǎn)單和直截了當(dāng)。然而,在FPGA里必須用特殊的邏輯來(lái)解碼所有的由PIO生成的業(yè)務(wù)流。在大多數(shù)情況下,微控制器的業(yè)務(wù)流是完全異步。因此,F(xiàn)PGA必須能夠從微控制器中過(guò)采樣控制信號(hào);否則,F(xiàn)PGA將錯(cuò)過(guò)時(shí)間窗口且業(yè)務(wù)流將不會(huì)最終到達(dá)FPGA內(nèi)。
因?yàn)?a target="_blank">處理器專門負(fù)責(zé)維持PIO工作,所以處理時(shí)間消耗很大。雖然CPU是從事數(shù)據(jù)傳輸,它還是不能做別的事了。因此,這一解決方案有可能使系統(tǒng)處理陷入癱瘓。DMA不可能使用的PIO接口,所以程序員必須限制的數(shù)據(jù)帶寬,以便其他任務(wù)能夠與MCU進(jìn)行通訊。例如,如果有一個(gè)常規(guī)的進(jìn)程要求100 %的處理器運(yùn)行周期,同時(shí)又要與FPGA進(jìn)行串行(SPI,USART或TWI)通信(讀或?qū)懀敲催@兩個(gè)進(jìn)程必須有一個(gè)要等待。如果發(fā)送到或接受來(lái)自FPGA的數(shù)據(jù)沒(méi)有及時(shí)的存進(jìn)緩沖區(qū),那么到下一個(gè)字節(jié)/字?jǐn)?shù)據(jù)時(shí)可能會(huì)溢出。從本質(zhì)上講,嵌入式處理器成為受邤賴的數(shù)據(jù)移動(dòng)硬盤。
通過(guò)外部總線接口連接(EIB)
許多32位微控制器有一個(gè)外部總線接口(EBI)模塊,它是為外部設(shè)備和基于ARM設(shè)備的存儲(chǔ)控制器之間傳輸數(shù)據(jù)而設(shè)計(jì)的。這些外部存儲(chǔ)控制器能夠處理幾種類型的外部存儲(chǔ)器和外圍設(shè)備,如SRAM,PROM,EPROM,EEPROM,flash和SDRAM。只要FPGA可以處理預(yù)定義存儲(chǔ)器接口,EBI也可用于FPGA的接口。在EBI中使用靜態(tài)存儲(chǔ)器接口(SRAM)對(duì)于FPGA通信來(lái)說(shuō)是最好的,因?yàn)樗O(shè)計(jì)簡(jiǎn)單,且大多數(shù)設(shè)計(jì)者都熟悉它。至于PIO接口, FPGA不得不包含一個(gè)模塊,用來(lái)理解SRAM時(shí)間,并能產(chǎn)生一個(gè)響應(yīng)返回微控制器(圖4)。
圖4 EBI-SMC接口
圖5顯示了EBI讀SMC存儲(chǔ)器接口的標(biāo)準(zhǔn)時(shí)間,而圖6顯示了其標(biāo)準(zhǔn)寫周期。
圖5 EBI-SMC讀周期
圖6 EBI-SMC寫周期
注意:這些時(shí)間波形是默認(rèn)的SMC規(guī)格。所有可編程參數(shù)顯示都基于外部設(shè)備的速度。
EBI的接口速度比PIO塊,是因?yàn)镋BI有其自己的I / O,且大部分的信號(hào)是并行的。但是,如果外部設(shè)備很慢或引入等待狀態(tài), EBI的速度優(yōu)勢(shì)可能會(huì)受到損害。
跟PIO接口一樣, EBI接口必須由處理器或其他的主AHB來(lái)驅(qū)動(dòng)。因此,實(shí)現(xiàn)帶寬的EBI的還依賴于軟件,并取決于它可以利用多少處理器時(shí)間。當(dāng)然,可能受到帶寬的限制。這又可能限制了嵌入式處理器旨在實(shí)現(xiàn)的其他系統(tǒng)功能。
在MCU中使用專用的FPGA接口
基于ARM7的微控制器提供一個(gè)特殊接口,它允許FPGA通過(guò)DMA存取2個(gè)主AHB和四個(gè)副AHB直接接入MCU的內(nèi)部AHB總線。在啟動(dòng)時(shí),一個(gè)外加的副AHB可用于重新映射ROM,它通過(guò)使用外部ZBT RAM具有PROM重新映射功能的FPGA來(lái)實(shí)現(xiàn)。
該接口還提供了FPGA接入14個(gè)副先進(jìn)外圍總線(APB)、兩個(gè)全雙工的DMA通道、多達(dá)13個(gè)中斷優(yōu)先編碼(IRQs)、兩個(gè)DMA傳輸?shù)姆蔷幋aIRQs和32位共享可編程I/O。該FPGA接口通過(guò)微控制器接入預(yù)先定義的主副AHB(圖7)。
圖7 MCU專用的FPGA接口
FPGA接口是基于多個(gè)并串行轉(zhuǎn)換器來(lái)編碼和解碼所有微控制器和FPGA之間的業(yè)務(wù)流。為了使兩個(gè)不同設(shè)備之間能進(jìn)行有效的同步通信,必須滿足以下要求:
在FPGA必須能夠處理時(shí)鐘偏斜平衡和時(shí)延消除。賽靈思的FPGA采用DCM(數(shù)字時(shí)鐘管理器)強(qiáng)制性處理所有時(shí)延消除,且要求產(chǎn)生時(shí)鐘。Altera的器件需要使用鎖相環(huán)電路。該FPGA還必須為微控制器的內(nèi)置接口提供配置和復(fù)位方式。它必須為微控制器提供的串行通信時(shí)鐘,頻率范圍應(yīng)在100兆赫以上。ARM7的內(nèi)部時(shí)鐘和串行時(shí)鐘之間的比率應(yīng)為0.8或更低(ARM的時(shí)鐘/串行時(shí)鐘)。
FPGA接口是基于一套編碼和解碼AHB內(nèi)部業(yè)務(wù)流的單元。各主從AHB編碼/解碼的數(shù)據(jù)傳輸通過(guò)使用專用并串行轉(zhuǎn)換器的MPIO來(lái)實(shí)行。由于傳送大量數(shù)據(jù),一個(gè)單一的傳輸就消耗多個(gè)AHB總線時(shí)鐘周期。具體所需的時(shí)鐘周期取決于ARM7中的AHB時(shí)鐘、串行時(shí)鐘和FPGA中的AHB時(shí)鐘之間的比例。由于微控制器的AHB時(shí)鐘與FPGA中的AHB時(shí)鐘之間相互獨(dú)立, FPGA和微控制器可以在不同的頻率運(yùn)行。甚是FPGA內(nèi)的主或副AHB時(shí)鐘可以在不同的頻率運(yùn)行。
微控制器和FPGA上的每個(gè)并串行轉(zhuǎn)換器阻滯都有一個(gè)互補(bǔ)的有限狀態(tài)機(jī)(FSM)與AHB總線打交道。因此,該接口可以借鑒EBI或PIO消除共同接口瓶頸的技術(shù)來(lái)處理同步傳輸問(wèn)題。
帶有直接FPGA接口的微控制器幾乎所有的外圍都有DMA通道,有幾個(gè)DMA通道專用于FPGA的接口。多通道外圍DMA控制器( PDC )支持該DMAs,像其他兩種方法一樣,在FPGA、外設(shè)和存儲(chǔ)器之間傳輸數(shù)據(jù)時(shí)通過(guò)CPU卸荷。這避免了普通ARM7的帶寬限制,它被只有4萬(wàn)比特每秒(Mbps)數(shù)據(jù)傳輸速率完全壟斷。
通過(guò)從CPU中卸下這一任務(wù), PDC可以實(shí)現(xiàn)處理時(shí)間占85 %CPU周期,數(shù)據(jù)傳輸率12 Mbps。多重DMA通道是專為FPGA接口連接PDC多個(gè)特定應(yīng)用的外設(shè)和接口而設(shè)的,不受微控制器的任何干預(yù)。在PDC中使用DMA專用通道,可以使ARM處理器有時(shí)間把重點(diǎn)放在處理器的繁重任務(wù)上,提高系統(tǒng)的總體性能和數(shù)據(jù)帶寬(圖8)。
圖8 ARM7與FPGA接口
該并串行轉(zhuǎn)換器模塊能處理所有的AHB和串行通訊。它由一個(gè)有限狀態(tài)機(jī)(FSM)和移位器組成。有限狀態(tài)機(jī)解讀AHB,并與AHB對(duì)話。當(dāng)主AHB初始化一個(gè)傳輸(讀/寫操作)時(shí),F(xiàn)SM通過(guò)使用遵守的AHB協(xié)議的HREADY來(lái)引入等待狀態(tài)。FSM直接根據(jù)AHB時(shí)鐘和串行時(shí)鐘之間的比例來(lái)自動(dòng)處理引入等待周期的數(shù)量。比例越小,引入的等待周期就越少。
FSM控制移位器,負(fù)責(zé)處理所有微控制器和FPGA之間的數(shù)據(jù)轉(zhuǎn)移(序列化),每周期傳輸在2個(gè)bits的數(shù)據(jù)。如果串行時(shí)鐘速率為100兆赫,移位器的傳輸速度為200 Mbps。
這些并串行轉(zhuǎn)換器模塊處理主口A / B、副口A / B和副口C/D,通過(guò)FPGA 內(nèi)的“模式”模塊在復(fù)位時(shí)程序化,使可用的I / O數(shù)量盡可能多。設(shè)計(jì)者可以為一個(gè)單一的串行配置選擇使用所有的10個(gè)I / O線。在這種情況下,串行模塊將只處理一個(gè)的AHB接口。例如,如果用戶僅想使用AHB主口A,串行模塊將所有主口設(shè)定為“串行單配置” 。這種配置將改善轉(zhuǎn)換器之間的傳輸速度,從而加快了微控制器和FPGA之間的傳輸速度(圖9)。
圖9 串行單配置
另一種選擇是配置串行模塊為“雙串行配置”使其能處理2個(gè)AHB接口,2個(gè)AHB (主/副)之間共用10個(gè)I / O線。在這種情況下,微控制器和FPGA之間的數(shù)據(jù)傳輸速率較低,但數(shù)據(jù)帶寬更高,因?yàn)橛?個(gè)AHB接口可用。雙配置給另一個(gè)AHB接口重新使用一半以上的專用I / O(圖10)。
圖10 雙串行配置
FPGA的接口邏輯
當(dāng)通過(guò)EBI或PIOs執(zhí)行一個(gè)FPGA接口時(shí),工程師必須寫RTL代碼,讓FPGA與MCU進(jìn)行溝通。直接FPGA接口微控制器供應(yīng)商提供的所有RTL需要為每個(gè)具體的FPGA供應(yīng)商建立適當(dāng)?shù)木幋a和解碼通信限制。這種邏輯模塊產(chǎn)生一個(gè)重置,并提供不同模式下的重置條件。供應(yīng)商提供的RTL可讓用戶來(lái)決定選擇哪些功能來(lái)。默認(rèn)情況下,所有的模式位0 (表1)。
表1 模式位
一個(gè)供應(yīng)商提供的模板可用于FPGA接口的主從AHB實(shí)例。提供具體的例子。在FPGA模板,一個(gè)模塊所謂的“自定義MP”不費(fèi)力的整合AHB / APB外設(shè)。因?yàn)橄到y(tǒng)將使用FPGA邏輯,此模板讓設(shè)計(jì)師使用遷移的兩片MCU加FPGA毫不費(fèi)力的實(shí)現(xiàn)單芯片可定制微控制器。
外部ZBT-RAM和NVM/SDRAM/SRAM是可選的,它基于應(yīng)用程序和系統(tǒng)要求。
設(shè)計(jì)人員還可以在FPGA添加非AHB邏輯,為添加與AHB總線無(wú)關(guān)的功能提供了靈活性。
在單一配置模式下,單一AHB接口從微控制器傳輸所有的AHB信息到FPGA需要4個(gè)AHB時(shí)鐘周期,反之亦然(圖11 ) 。在雙配置模式下,雙AHB接口從微控制器傳輸所有的AHB信息到FPGA需要8個(gè)AHB時(shí)鐘周期,反之亦然。
圖11 通過(guò)直接FPGA接口傳輸?shù)淖x/寫時(shí)間
發(fā)生在ARM7 MCU和FPGA之間的相關(guān)傳輸時(shí)間如下:
? t1:標(biāo)準(zhǔn)時(shí)間——2個(gè)AHB周期;
? t2:FPGA傳輸所需時(shí)間(單一AHB接口4個(gè)周期,雙AHB接口8個(gè)周期);
? t3:FPGA的外設(shè)響應(yīng)時(shí)間;
? t4:傳輸響應(yīng)返回CAP7E的時(shí)間(單一AHB接口4個(gè)周期,雙AHB接口8個(gè)周期);
? t5:從FPGA到CAP7E AHB總線內(nèi)部讀取響應(yīng)/數(shù)據(jù)時(shí)間;
? t6:引入等待周期時(shí)間。
下面的公式是用來(lái)近似從ARM到FPGA外設(shè)的存取時(shí)間:
注: t1和的t5相對(duì)于PIO和EBI是可以忽視的的AHB周期時(shí)間。
在數(shù)據(jù)傳輸速率低的情況下,如點(diǎn)陣式液晶顯示器,MCU到FPGA通過(guò)PIO或EBI接口就足夠了。然而,F(xiàn)PGA和MCU之間或其他一些外設(shè)和存儲(chǔ)器的高數(shù)據(jù)傳輸率可以完全占用CPU周期和給外設(shè)創(chuàng)造瓶頸。舉例來(lái)說(shuō), TFT液晶彩色圖形將需要傳輸大量的數(shù)據(jù)到液晶顯示器幀緩沖區(qū),這最有可能完全占用CPU和EBI。這種應(yīng)用將更好地執(zhí)行從微控制器到FPGA的直接接口連接,而允許液晶數(shù)據(jù)通過(guò)DMA傳輸,使處理器空出時(shí)間處理其他事和使EBI空出時(shí)間傳輸其他數(shù)據(jù),如從閃存運(yùn)行主要應(yīng)用軟件,或TFT液晶顯示器為單個(gè)或多個(gè)幀緩沖區(qū)使用SDRAM。
此外, FPGA中的AHB邏輯定義類似MCU,猶如它在微控制器“內(nèi)部”。這使得未來(lái)設(shè)計(jì)路線很容易就轉(zhuǎn)移到可定制微控制器。
直接FPGA接口的發(fā)展時(shí)間也較短,因?yàn)榻涌谝呀?jīng)在微控制器內(nèi)部定義且邏MCU供應(yīng)商提供了FPGA的輯模塊。設(shè)計(jì)者不需要寫入任何接口RTL 。帶專用FPGA接口的微控制器將會(huì)提高整個(gè)系統(tǒng)的性能和設(shè)計(jì)的易用性。
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