PCB設(shè)計軟件allegro藍(lán)牙音箱案例實(shí)操講解，以藍(lán)牙音箱為案例將PCB設(shè)計基礎(chǔ)知識融進(jìn)實(shí)際案例中，通過操作過程講解PCB設(shè)計軟件功能及實(shí)用經(jīng)驗技巧，本次課程將通過對高速信號布線相關(guān)知識的學(xué)習(xí)，完成PCB布線設(shè)計。

本期學(xué)習(xí)重點(diǎn)：

高速信號設(shè)計

高速信號處理

高速信號優(yōu)化

本期學(xué)習(xí)難點(diǎn)：

高速信號布線

高速信號優(yōu)化

一、高速信號布線

高速信號目前已經(jīng)成為PCB設(shè)計的主流，以通信產(chǎn)品為代表的電子類產(chǎn)品呈現(xiàn)高速化、高密化的技術(shù)發(fā)展趨勢，給電路板設(shè)計師帶來新的技術(shù)挑戰(zhàn)。電路板設(shè)計師除了在實(shí)戰(zhàn)項目設(shè)計中逐步積累高速信號工程經(jīng)驗外，也需要不斷刷新自身的知識結(jié)構(gòu)、尤其需要補(bǔ)充在高速信號完整性方面的知識。

常見的高速信號以物理接口分類，包括：USB、RJ45、S-Video、VGA、DVI、HDMI、PCIExpress、PCI、SAS/SATA等等；按照邏輯電平分類，包括：LVDS、CML、PECL 等等。

二、高速信號設(shè)計

當(dāng)前的電子產(chǎn)品設(shè)計，需要更加關(guān)注高速信號的設(shè)計與實(shí)現(xiàn)，PCB設(shè)計是高速信號最終得以保證信號質(zhì)量并實(shí)現(xiàn)系統(tǒng)功能的關(guān)鍵設(shè)計環(huán)節(jié)。

傳統(tǒng)的電路板設(shè)計方式不關(guān)注PCB設(shè)計規(guī)則的前期仿真分析與制定，從原理圖到PCB的設(shè)計實(shí)現(xiàn)沒有高速信號規(guī)則約束，這樣的傳統(tǒng)設(shè)計方式在當(dāng)前的高速信號產(chǎn)品研發(fā)體系中已經(jīng)不可行，造成的后果一般是多次無效投板加工、不斷測試優(yōu)化與返工設(shè)計，造成研發(fā)周期變長、研發(fā)成本居高不下。

高速信號電路板設(shè)計流程：

（1）高速信號前仿真分析

根據(jù)硬件電路模塊劃分與結(jié)構(gòu)初步布局，仿真評估關(guān)鍵高速信號質(zhì)量是否過關(guān)，如果不過關(guān)則需要修改硬件模塊架構(gòu)甚至系統(tǒng)架構(gòu)；仿真信號質(zhì)量通過的情況下，給出電路板大體模塊布局方案及高速信號拓?fù)浣Y(jié)構(gòu)與設(shè)計規(guī)則。

（2）電路板布局及布線設(shè)計

根據(jù)電路板實(shí)際布線的情況，如果與前仿真制定的設(shè)計規(guī)則有出入，則需要再次仿真分析高速信號質(zhì)量是否滿足要求，例如：電路板線路布線密度過高、實(shí)際設(shè)計的線寬比前仿真設(shè)計規(guī)則要小、可能造成高速信號線路損耗過大、接收端信號幅度不滿足芯片輸入要求而導(dǎo)致電路板功能無法實(shí)現(xiàn)。

三、電路板設(shè)計師需要掌握的高速信號知識

信號完整性基礎(chǔ)知識和電源完整性基礎(chǔ)知識可以查閱學(xué)習(xí)SI、PI理論書籍。PCB原材料料基礎(chǔ)知識需要在設(shè)計實(shí)踐中不斷的積累，下面中間介紹信號拓?fù)浣Y(jié)構(gòu)知識：

（1）常見信號拓?fù)浣Y(jié)構(gòu)

①點(diǎn)對點(diǎn)拓?fù)?point-to-point scheduling

該拓?fù)浣Y(jié)構(gòu)簡單，整個網(wǎng)絡(luò)的阻抗特性容易控制，時序關(guān)系也容易控制，常見于高速雙向傳輸信號線；常在源端加串行匹配電阻來防止源端的二次反射。

②菊花鏈結(jié)構(gòu) daisy-chain scheduling

如下圖所示，菊花鏈結(jié)構(gòu)也比較簡單，阻抗也比較容易控制。菊花鏈的特征就是每個接收端最多只和2個另外的接收端/發(fā)送端項鏈，連接每個接收端的stub線需要較短。該結(jié)構(gòu)的阻抗匹配常在終端做，用戴維南端接比較合適。

③fly-by scheduling

該結(jié)構(gòu)是特殊的菊花鏈結(jié)構(gòu)， stub線為0的菊花鏈。不同于DDR2的T型分 支拓?fù)浣Y(jié)構(gòu)，DDR3采用了fly-by拓?fù)浣Y(jié)構(gòu)，以更高的速度提供更好的信號完整性。

fly-by信號是命令、地址，控制和時鐘信號。如下圖所示，源于存儲器控制器的這些信號以串行的方式連接到每個DRAM器件。通過減少分支的數(shù)量和分支的長度改進(jìn)了信號完整性。然而，這引起了另一個問題，因為每一個存儲器元件的延遲是不同的，取決于它處于時序的位置。通過按照DDR3規(guī)范的定義，采用讀調(diào)整和寫調(diào)整技術(shù)來補(bǔ)償這種延遲的差異。

fly-by拓?fù)浣Y(jié)構(gòu)在電源開啟時校正存儲器系統(tǒng)。這就要求在DDR3控制器中有額外的信息，允許校準(zhǔn)工作在啟動時自動完成。

④星形結(jié)構(gòu) star scheduling

結(jié)構(gòu)如下圖所示，該結(jié)構(gòu)布線比較復(fù)雜，阻抗不容易控制，但是由于星形堆成，所以時序比較容易控制。星形結(jié)構(gòu)需要特別注意D點(diǎn)到適合于單項數(shù)據(jù)傳輸，從D-R，而不適合于從R-D。匹配方式一般在R端做匹配，消除終端反射。

⑤遠(yuǎn)端簇結(jié)構(gòu) far-end cluster scheduling

遠(yuǎn)端簇結(jié)構(gòu)可以算是星形結(jié)構(gòu)的變種，要求是D到中心點(diǎn)的長度要遠(yuǎn)遠(yuǎn)長于各個R到中心連接點(diǎn)的長度。各個R到中心連接點(diǎn)的距離要盡量等長，匹配電阻放置在D附近，常用語DDR的地址、數(shù)據(jù)線的拓?fù)浣Y(jié)構(gòu)。

四、高速信號處理方法

通用的高速信號PCB設(shè)計處理原則有：

（1）層面的選擇：處理高速信號優(yōu)先選擇兩邊是GND的層面處理

（2）處理時要優(yōu)先考慮高速信號的總長

（3）高速信號Via數(shù)量的限制：高速信號允許換一次層，換層時加GND VIA如圖

（4）如果高速信號在連接器有一端信號沒有與GND 相鄰PIN時，設(shè)計時應(yīng)加GND VIA 如下圖：

（5）高速信號在連接器內(nèi)的走線要求：在連接器內(nèi)走線要中心出線。

（6）高速信號應(yīng)設(shè)置不耦合長度及本對信號的長度誤差，在做長度誤差時須考慮是否要加PIN DELAY

（7）高速信號處理時盡量收發(fā)走在不同層，如果空間有限，需收發(fā)同層時，應(yīng)加大收發(fā)信號的距離

（8）高速信號離12V 要有180 MIL的間距要求，距離時鐘信號65mil間距

五、高速信號優(yōu)化方法

以LVDS信號為例，說明高速信號的通常優(yōu)化方法：

LVDS(Low Voltage Differential Signaling,低電壓差分信號）是一種低擺幅的差分信號技術(shù)，它使得信號能在差分PCB線對或平衡電纜上以幾百M(fèi)bps的速率傳輸，其低壓幅和低電流驅(qū)動輸出實(shí)現(xiàn)了低噪聲和低功耗。

LVDS信號不僅是差分信號，而且是高速數(shù)字信號。因此，對用來傳輸LVDS的PCB線對必須采取措施，以防止信號在媒質(zhì)終端發(fā)生反射，同時應(yīng)減少電磁干擾以保證信號的完整性。在PCB布線時需要注意的一些問題如下：

以上便是PCB設(shè)計軟件allegro中的高速信號布線講解.