高速PCB工程師必看：用仿真三步法，讓鋪銅從“隱患”變“保障”
23年PCBA一站式行業(yè)經(jīng)驗PCBA加工廠家今天為大家講講在高速PCB設(shè)計中，如何通過仿真工具驗證鋪銅對信號完整性的影響。在高速PCB設(shè)計中，鋪銅(Plane)并非簡單的“接地”或“鋪滿銅皮”，它本質(zhì)上是信號回流路徑和參考平面的核心組成部分。通過仿真工具驗證其影響，是確保信號完整性(SI)的關(guān)鍵步驟。
高速PCB設(shè)計通過仿真工具驗證鋪銅對信號完整性的影響
一、 仿真前的模型準(zhǔn)備：如何“畫”出真實的鋪銅
仿真結(jié)果的準(zhǔn)確性，首先取決于你導(dǎo)入的模型是否真實反映了鋪銅的物理特性。
| 關(guān)鍵設(shè)置項 | 正確做法（避免坑點） | 錯誤做法（導(dǎo)致仿真失真） |
|---|---|---|
| 銅皮類型 | Dynamic Shape（動態(tài)銅皮）：仿真前必須Update to Smooth（更新光順）。靜態(tài)銅皮（Static）需檢查是否與過孔/焊盤正確避讓。 | 使用未更新的動態(tài)銅皮（存在dummy net或空洞），或忽略銅皮與過孔的短路/斷路。 |
| 介質(zhì)材料 | 明確指定Core（芯板）和Prepreg（PP片）的Dk（介電常數(shù)）和Df（損耗角正切）。鋪銅的粗糙度（Surface Roughness）必須設(shè)置（如Huray模型）。 | 使用默認(rèn)的“理想導(dǎo)體”（Perfect Conductor）或忽略粗糙度，這會導(dǎo)致插損（IL）仿真過于樂觀。 |
| 疊層與厚度 | 精確設(shè)置每層鋪銅的厚度（如1oz=35um）。注意：表層鋪銅因蝕刻通常比內(nèi)層薄，且因綠油覆蓋需修正有效Dk。 | 所有層使用同一厚度，忽略制造工藝帶來的厚度變化。 |
| 過孔反焊盤 | 必須保留。反焊盤（Anti-pad）是鋪銅上的隔離孔，它的尺寸決定了過孔的寄生電容（C_via）。刪除它等于將過孔直接短路到平面，仿真會完全錯誤。 | 為了“好看”或“DRC通過”而刪除反焊盤，或在2D視圖下誤刪。 |
操作提示：在Allegro中，使用Export -> IPC2581 或 Auto Export to Sigrity 通常比傳統(tǒng)的.brd 文件能保留更完整的鋪銅和材料信息。
二、 仿真驗證的三大核心場景
鋪銅對信號的影響主要體現(xiàn)在“回路”上。你需要針對以下三種場景分別設(shè)置仿真：
場景1：驗證參考平面連續(xù)性(最致命的影響)
問題：信號線在換層時，如果第二層沒有完整的鋪銅(被分割或鏤空)，回流路徑會被迫繞遠(yuǎn)路，產(chǎn)生巨大的電感，引發(fā)阻抗突變和邊沿振鈴。
仿真方法：
提取拓?fù)洌禾崛“瑩Q層過孔的完整鏈路(Driver -> Via -> Receiver)。
TDR仿真：
工具：Sigrity TDR/TDT, ADS TDR。
觀察點：在阻抗曲線上，重點關(guān)注過孔區(qū)域。良好的鋪銅會顯示平滑的阻抗曲線(如50Ω±10%)。若出現(xiàn)阻抗尖峰(如飆升至70-80Ω)或塌陷，說明反焊盤過大(電容小)或參考平面不連續(xù)(電感大)。
眼圖仿真：
在平面不連續(xù)點，眼圖會呈現(xiàn)明顯的閉合(高度減小)或雙線(重影，源于反射)。
問題：相鄰層的信號線會通過鋪銅之間的平板電容耦合電源噪聲。同時，鋪銅的諧振(諧振腔效應(yīng))會在特定頻率點放大噪聲。
仿真方法：
Power-Aware SI(如Sigrity PowerSI)：
在提取S參數(shù)時，勾選“Include Power/Ground Nets”。
對比“僅考慮GND”和“同時考慮Power/Gnd”兩種模式下的S21(插損)和S11(回?fù)p)。在諧振頻率點(如1GHz附近)，有電源噪聲參與的仿真通常插損會惡化(凹陷更深)。
Z參數(shù)(阻抗)分析：
在電源分配網(wǎng)絡(luò)(PDN)仿真中，查看VCC鋪銅的Z11阻抗曲線。目標(biāo)是在目標(biāo)頻段(如0-100MHz)保持低阻抗。如果鋪銅距離過遠(yuǎn)或去耦電容不足，阻抗曲線會過早地“抬頭”。
場景3：驗證跨分割影響(Return Path)
問題：信號線跨越鋪銅的分割間隙(如模擬地AGND和數(shù)字地DGND之間的裂縫)。
仿真方法：
場求解器(3D EM)：使用HFSS 3D Layout或CST。
建模時，刻意保留一條跨越分割的微帶線。
結(jié)果：觀察電場分布圖(E-Field)。你會看到信號在跨分割點，電場線會“噴射”出來，繞很遠(yuǎn)的路才能找到回流點，而不是緊貼信號線下方。這直觀證明了EMI輻射的增大。
量化指標(biāo)：查看該情況下的差模轉(zhuǎn)共模(Sdc21/Sdc11)參數(shù)，數(shù)值會顯著惡化。
三、 關(guān)鍵仿真結(jié)果解讀與判斷標(biāo)準(zhǔn)
| 仿真類型 | 健康指標(biāo)（Good） | 危險指標(biāo)（Bad，需修改鋪銅） | 修改鋪銅的應(yīng)對策略 |
|---|---|---|---|
| TDR阻抗 | 過孔處阻抗波動 < ±10%（如45Ω-55Ω）。 | 過孔處阻抗 > +20% 或 < -30%（如>60Ω或<35Ω）。 |
1. 減小反焊盤（增加電容，壓低阻抗）。 2. 在換層處附近添加GND過孔（Stitching Via）為回流提供捷徑。 |
| S參數(shù)（S21） | 在奈奎斯特頻率（0.5*Data Rate）處，插損 < -3dB。 | 在低頻段（如100MHz）就出現(xiàn)深凹陷（Notch），或整體插損曲線嚴(yán)重下移。 |
1. 避免跨分割，確保參考平面完整。 2. 更換低Df的板材，或加粗線寬降低損耗。 |
| 眼圖 | 眼高 > 閾值電壓的20%，眼張 > UI的60%。 | 眼圖完全閉合，或出現(xiàn)明顯的“雙眼皮”（雙線）。 |
1. 修改鋪銅形狀：在敏感信號下方填充“禁布銅”的空白區(qū)域。 2. 調(diào)整疊層：將信號層夾在兩個實心鋪銅層之間（Stripline），避免表層微帶線參考層太遠(yuǎn)。 |
四、 實用技巧與避坑指南
不要迷信“全板鋪銅”：對于>10Gbps的信號，表層的隨機(jī)碎銅(Floating Shape)會像天線一樣耦合噪聲。仿真時，如果表層有無關(guān)的孤島銅皮，刪除它們往往能改善眼圖。
仿真邊界(Boundary)設(shè)置：在3D EM工具中，如果鋪銅是無限大的理想平面，結(jié)果會很好;但實際PCB尺寸有限，需將仿真邊界設(shè)置為輻射邊界(Radiation)或PML，以模擬邊緣反射，這樣結(jié)果更真實。
直流壓降(DC Drop)：對于電源鋪銅，別忘了運行DC仿真。薄的鋪銅在遠(yuǎn)距離供電時，電壓會掉到芯片工作電壓以下，導(dǎo)致芯片失效。仿真會直接顯示“紅色”危險區(qū)域。
總結(jié)：鋪銅仿真的核心邏輯是“讓電子回家(回流)的路更順暢”。通過TDR看阻抗連續(xù)性，通過S參數(shù)看頻域諧振，通過3D場看路徑分布。一旦仿真發(fā)現(xiàn)異常，優(yōu)先修改的不是走線，而是調(diào)整鋪銅的形狀、疊層順序和過孔間距。
關(guān)于在高速PCB設(shè)計中，如何通過仿真工具驗證鋪銅對信號完整性的影響的知識點，想要了解更多的，可關(guān)注領(lǐng)卓PCBA，如有需要了解更多PCBA打樣、PCBA代工、PCBA加工的相關(guān)技術(shù)知識，歡迎留言獲取!
審核編輯 黃宇
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