文章來(lái)源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文介紹了集成電路封裝在寬I/O接口領(lǐng)域中的2.5DIC集成技術(shù)。

概述

2.5DIC集成在寬I/O接口領(lǐng)域有著重要的實(shí)際應(yīng)用，其核心結(jié)構(gòu)由一塊采用TSV（硅通孔）技術(shù)的無(wú)源硅片，以及未采用TSV技術(shù)的高性能、高密度IC芯片共同組成。這塊無(wú)源硅片也被稱為無(wú)源轉(zhuǎn)接板，主要作用是為IC芯片提供支撐，同時(shí)其表面的RDL（再分布層）是實(shí)現(xiàn)芯片間橫向通信的核心結(jié)構(gòu)，相關(guān)結(jié)構(gòu)可參考圖1和圖2最右側(cè)所示，這種集成方式即為2.5DIC集成。

隨著IC芯片集成密度和引腳數(shù)量的持續(xù)提升，以及IC襯底間距與尺寸的不斷縮小，傳統(tǒng)封裝基板已無(wú)法滿足當(dāng)前IC芯片的使用需求，而采用中間基板（無(wú)源轉(zhuǎn)接板）則能有效解決這一問題。圖3、圖4和圖5展示了該技術(shù)的部分實(shí)際應(yīng)用案例，其中圖3和圖4中的樣品采用了臺(tái)積電（TSMC）自主研發(fā)并運(yùn)營(yíng)的一站式垂直集成制造工藝（CoWoS，即芯片-轉(zhuǎn)接板晶圓-封裝基板堆疊工藝）進(jìn)行制造與組裝，圖5中的樣品則由多方協(xié)作完成，其中包含TSV/RDL轉(zhuǎn)接板的制造以及MEOL工藝的應(yīng)用，MEOL的具體定義可參考相關(guān)技術(shù)規(guī)范。

TSV/RDL無(wú)源轉(zhuǎn)接板的實(shí)際應(yīng)用

從圖3至圖5的實(shí)際樣品中可以清晰看出，即便封裝基板采用12個(gè)積層結(jié)構(gòu)（6-2-6），仍無(wú)法滿足四個(gè)28nm FPGA芯片的使用需求。為此，還需搭配一塊具備四個(gè)頂部RDL層（包含三個(gè)銅大馬士革層和一個(gè)鋁層）的TSV硅轉(zhuǎn)接板，該轉(zhuǎn)接板的TSV直徑為10um、深度為100um。其核心原因在于，為提升器件制造良率、降低生產(chǎn)成本，采用臺(tái)積電28nm工藝制造的大型SoC芯片會(huì)被切割為四個(gè)較小的FPGA芯片，這些FPGA芯片之間的10000余個(gè)橫向互連，主要通過(guò)轉(zhuǎn)接板上最小間距為0.4um的RDL實(shí)現(xiàn)。RDL與鈍化層的最小厚度約為1um，每個(gè)FPGA芯片擁有超過(guò)50000個(gè)帶有焊料帽層的銅柱微凸點(diǎn)，轉(zhuǎn)接板上的微凸點(diǎn)總數(shù)則超過(guò)200000個(gè)，微凸點(diǎn)間距為45um，相關(guān)細(xì)節(jié)可參考圖3至圖5。由此可見，無(wú)源TSV/RDL轉(zhuǎn)接板非常適用于極細(xì)間距、高I/O數(shù)量、高性能以及高密度的半導(dǎo)體IC應(yīng)用場(chǎng)景。

轉(zhuǎn)接板的制造

轉(zhuǎn)接板的制造過(guò)程主要包含兩個(gè)關(guān)鍵環(huán)節(jié)，分別是TSV的制造和RDL的制造，以下將對(duì)這兩個(gè)環(huán)節(jié)的具體工藝進(jìn)行詳細(xì)說(shuō)明。

TSV的制造工藝流程如圖6所示，首先通過(guò)熱氧化或等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）工藝在硅襯底表面形成SiN/SiO?絕緣層。隨后，經(jīng)過(guò)光刻膠涂覆與TSV光刻工藝處理后，采用Bosch型深反應(yīng)離子刻蝕（DRIE）技術(shù)將TSV通孔刻蝕至硅襯底內(nèi)部，形成深寬比為10.5的通孔結(jié)構(gòu)。接下來(lái)，通過(guò)亞大氣化學(xué)氣相淀積（SACVD）工藝對(duì)蝕刻后的TSV結(jié)構(gòu)進(jìn)行SiO?襯墊處理，再依次沉積Ta阻擋層并采用物理氣相沉積（PVD）技術(shù)進(jìn)行鍍銅填充，最終完成TSV結(jié)構(gòu)的制備。制備完成的盲孔TSV頂部開孔直徑約為10um，深度約為105um，深寬比維持在10.5。由于該通孔結(jié)構(gòu)具有較高的深寬比，因此采用自下而上的電鍍機(jī)制，以確保場(chǎng)區(qū)銅層厚度合理且TSV結(jié)構(gòu)無(wú)縫隙。

圖7為TSV橫截面的掃描電子顯微鏡（SEM）圖像，從圖像中可觀察到TSV底部直徑略有減小，這是蝕刻工藝過(guò)程中的正?，F(xiàn)象。場(chǎng)區(qū)銅層厚度控制在5um以內(nèi)，電鍍完成后需在400℃環(huán)境下進(jìn)行30分鐘的退火處理。為完成整個(gè)TSV制造工藝，最后通過(guò)化學(xué)機(jī)械拋光（CMP）技術(shù)去除場(chǎng)區(qū)多余的銅層。

目前RDL的制造主要有兩種成熟方法。第一種方法是采用聚合物材料作為鈍化層，常用的聚合物包括聚酰亞胺（PI）PWDC1000、苯并環(huán)丁烯（BCB）環(huán)烯4024-40、聚苯并雙惡唑（PBO）HD-8930以及氟化芳香族AL-X2010等，金屬層則通過(guò)電鍍（如電鍍銅）工藝制備。該方法已被外包半導(dǎo)體組裝和測(cè)試（OSAT）企業(yè)廣泛應(yīng)用于RDL制造（無(wú)需使用半導(dǎo)體設(shè)備），適用于晶圓級(jí)（扇入）芯片規(guī)模封裝、嵌入式晶圓級(jí)（扇出）球柵陣列封裝以及（扇出）再分布芯片封裝等場(chǎng)景。第二種方法是銅大馬士革方法，該方法由傳統(tǒng)半導(dǎo)體后道工藝改進(jìn)而來(lái)，主要用于制備銅金屬RDL，圖3至圖5中的RDL均采用該方法制備。總體而言，銅大馬士革方法能夠制備出更薄的結(jié)構(gòu)（包括介質(zhì)層和銅RDL），且可實(shí)現(xiàn)更細(xì)的線寬、間距以及更高的集成精度。詳細(xì)的工藝將在之后的文章介紹。