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      FPGA 實(shí)現(xiàn) 高斯濾波

      FPGA學(xué)習(xí)交流 ? 2018-10-19 13:39 ? 次閱讀
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      1、高斯濾波器的實(shí)現(xiàn)方式

      方法1：與高斯核直接進(jìn)行卷積實(shí)現(xiàn)，這樣使用的資源和乘法器 加法器都會很多。例如3*3窗口的濾波核進(jìn)行卷積運(yùn)算，一共需要進(jìn)行9次乘法和8次加法。

      方法2：采用兩個一維的高斯濾波進(jìn)行兩次濾波，即先對行進(jìn)行一維濾波，然后再對列進(jìn)行一維濾波，這樣計(jì)算簡單，降低了復(fù)雜度。

      比較兩種方法，采用第二種實(shí)現(xiàn)方法。


      2、行列分離計(jì)算方法

      采用下圖的計(jì)算方法，其中對邊界的處理填0處理。

      120024sr2ajiv2c5uayav2.png


      3、實(shí)現(xiàn)結(jié)果

      always
      begin
      #10 clk = ~clk; //100Mhz
      end
      時間：5201520000ps=5.2ms
      always
      begin
      #5 clk = ~clk; //200Mhz
      end
      時間：2600780000ps=2.6ms

      4、與仿真比較

      如下圖

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