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Vivado 中時(shí)效的處理

Xilinx賽靈思官微 ? 來(lái)源:djl ? 作者:賽靈思 ? 2019-08-01 11:07 ? 次閱讀
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工欲善其事,必先利其器。我們 Designer 最看重的就是,工具趁不趁手。FPGA/SoC 開(kāi)發(fā),28nm 我們推薦您用 Vivado;20nm 開(kāi)發(fā),您只能用 Vivado;16nm 開(kāi)發(fā),Vivado 剛剛滴... 那怎么才能用好 Vivado 呢?

我們有一些“絕密”的技巧呵... ....

1 Vivado 中的設(shè)計(jì)約束詳解

了解和學(xué)習(xí)有關(guān)XDC約束,包括時(shí)序,以及物理約束相關(guān)知識(shí)。


2 如何處理 UltraFAST 設(shè)計(jì)方法中的時(shí)序收斂

UltraFAST設(shè)計(jì)方法培訓(xùn)將幫助您時(shí)序收斂階段實(shí)現(xiàn)“Sign-off” 質(zhì)量XDC約束。另外,還幫助您顯著提高時(shí)序收斂實(shí)現(xiàn)效率,無(wú)論該設(shè)計(jì)有多么復(fù)雜。

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