當(dāng)夏天結(jié)束時(shí)，我聚集了我的家人，前往州博覽會，感受神奇的興奮。在這一年中，展覽會場地空無一人，小小的塵埃滾過貧瘠的景觀。但是，當(dāng)博覽會開幕時(shí)，展覽場地充滿活力。有大象耳朵的攤位，有動(dòng)物和示威的建筑物，還有帶尖叫孩子的游樂設(shè)施。這是一個(gè)充滿活力的雜耍行為。

將印刷電路板與高速信號放在一起，包括設(shè)計(jì)，組件和高速信號的雜耍行為。這些高速信號為不必要的傳輸線創(chuàng)造了機(jī)會，從而對電路板造成嚴(yán)重破壞。大部分混亂都發(fā)生在PCB布局本身內(nèi)。

了解布局造成的這種破壞可以在鋪設(shè)電路板時(shí)實(shí)現(xiàn)分辨率。了解您所應(yīng)用的布局技術(shù)是否是PCB設(shè)計(jì)中信號完整性分析的最佳實(shí)踐。可以通過執(zhí)行冗長的鉛筆分析或使用信號完整性模擬工具來發(fā)現(xiàn)它。閱讀完之后，我會讓你決定你認(rèn)為對你的電路板更有效。

信號完整性模擬工具不足

信號完整性模擬工具，魔術(shù)變得混亂。阻抗計(jì)算器返回錯(cuò)誤的阻抗計(jì)算。計(jì)算與PCB設(shè)計(jì)規(guī)則中定義的材料的層疊和介電常數(shù)相矛盾。模擬器假設(shè)建模的返回路徑，因此如果地平面中存在不連續(xù)性，則它們不包括在計(jì)算中。 3D場解算器返回非常錯(cuò)誤的差分對的計(jì)算阻抗。

該工具很簡單，不支持PCB布局的常規(guī)選項(xiàng)，同時(shí)牢記設(shè)計(jì)規(guī)則。這包括剛性彎曲的規(guī)則和模擬。其仿真環(huán)境產(chǎn)生難以理解的波形。進(jìn)一步研究需要復(fù)雜的手動(dòng)命令來評估普通操作。對于其3D場解算器也是如此。由于用戶界面沒有選擇來分析電氣長跡線，因此在布置電路板以實(shí)現(xiàn)高速信號完整性時(shí)沒有信心。

使用智能EDA工具優(yōu)雅地使用腦力

解釋結(jié)果的時(shí)間間隔

< p>花費(fèi)數(shù)小時(shí)來分析模擬工具結(jié)果以分析炫目錯(cuò)誤。瀏覽菜單需要細(xì)致的工作。時(shí)間沉沒穿過阻抗計(jì)算器，揭示了使用不正確的參數(shù)來計(jì)算走線阻抗。花時(shí)間發(fā)現(xiàn)模擬器使用的參數(shù)與PCB布局的凈規(guī)則不匹配。誰會猜到？

如果平面材料的固有電容和介電常數(shù)沒有正確的參數(shù)，那么計(jì)算出的阻抗確實(shí)會減少高速信號的反射和振鈴。

隱藏的環(huán)境異常（例如缺少鉆取文件）會導(dǎo)致模擬器失敗。鑒于設(shè)置模擬所需的大量PCB編輯器和設(shè)置，丟失鉆孔文件會導(dǎo)致錯(cuò)誤，導(dǎo)致設(shè)置過程混亂。它會導(dǎo)致對編輯器和設(shè)置菜單中選擇的參數(shù)進(jìn)行質(zhì)詢和重新質(zhì)詢。

通過幫助頁面和應(yīng)用程序說明進(jìn)行搜索會導(dǎo)致在分析模擬高速信號以保證信號完整性的工具時(shí)浪費(fèi)更多時(shí)間。最后，獲得說明模擬結(jié)果的波形經(jīng)常顯示垃圾。如果沒有優(yōu)雅的用戶界面可以在我的指尖上使用強(qiáng)大的工具來將它們正確地驅(qū)動(dòng)到我的電路板上，這是令人沮喪的。在一天結(jié)束時(shí)，誠信仍然可以爭奪。

識別和解決完整性的合格工具

如果工具中的阻抗計(jì)算器使用了PCB設(shè)計(jì)規(guī)則中設(shè)置的材料參數(shù)，那會不會很好？將工具端口信息存儲在其總體設(shè)計(jì)規(guī)則中以計(jì)算阻抗，可以確保印刷電路板將從制造商處返回，并使用正確的組件和布局來補(bǔ)充電路設(shè)計(jì)。

使用模擬器使用參數(shù)從PCB設(shè)計(jì)規(guī)則中獲得對結(jié)果的信心。在工程師和布局設(shè)計(jì)人員解決信號完整性問題和解決方案的那些日子里，獲取波形顯示在原理圖捕獲和PCB布局期間的仿真結(jié)果將有助于建設(shè)性地改進(jìn)設(shè)計(jì)。它消除了進(jìn)行分析的猜測，并從鉛筆沉思中應(yīng)用最佳實(shí)踐，等待PCB制造，然后驗(yàn)證信號完整性。

AltiumDesigner?采用精確的波形分析

Altium Designer 18在PCB層堆棧管理器中有一個(gè)阻抗公式編輯器。通過下拉菜單可以在PCB布局環(huán)境中輕松訪問層堆棧管理器。阻抗公式編輯器包含適用于所有拓?fù)涞恼_路由阻抗公式，包括嵌入式，雙鏈路和差分網(wǎng)絡(luò)的微帶到帶狀線。在編輯器中可以輕松訪問每個(gè)拓?fù)涞哪J(rèn)公式。這允許直接訪問每個(gè)拓?fù)涞墓剑员阍诠ぞ咧休p松修改。作為替代方案，如果更方便，也可以通過查詢助手訪問和編輯阻抗公式。

通過層堆棧管理器輕松訪問阻抗公式編輯器

一旦反射和振鈴的阻抗已經(jīng)融入PCB布局，信號完整性模擬器可以設(shè)置為高分析速度信號行為。模擬器接受設(shè)計(jì)者定義的信號刺激。 PCB設(shè)計(jì)器還包括高速信號網(wǎng)絡(luò)的參數(shù)特性，如過沖和下沖值，飛行時(shí)間和電源網(wǎng)絡(luò)限制。

模擬器使用這些值在波形分析窗口中顯示結(jié)果。由此產(chǎn)生的波形顯示了信號完整性問題，例如由于PCB布局或?yàn)V波分立特性而在高速線路上引起的振鈴，反射，串?dāng)_或電壓降。 PCB設(shè)計(jì)人員能夠調(diào)整阻抗以實(shí)現(xiàn)最大信號完整性，并繼續(xù)執(zhí)行波形分析，直到設(shè)計(jì)無噪聲。

Altium Designer 18是一種功能強(qiáng)大且易于使用的原理圖捕獲和PCB布局工作時(shí)允許阻抗設(shè)置為高速軌跡的工具。其統(tǒng)一的環(huán)境使其易于使用，使您能夠在印刷電路板制造之前獲得設(shè)計(jì)中信號完整性所需的結(jié)果。

如果您正在尋找包含易于使用的EDA工具用于設(shè)計(jì)PCB布局以實(shí)現(xiàn)最大信號完整性的工具，請與Altium專家交談。