設(shè)計背景： DDS（Direct Digital Synthesizer）直接數(shù)字式頻率合成器，是一....

設(shè)計背景： 數(shù)碼管是一種半導(dǎo)體發(fā)光 器件 ，其基本單元是發(fā)光二極管。 數(shù)碼管在我們的許多設(shè)計中都又用....

設(shè)計背景： rom是讀寫的的靜態(tài)存儲單元，在我們的設(shè)計中我們會經(jīng)常用到，數(shù)碼管模塊同樣的大大小小的設(shè)....

設(shè)計背景： 隨機(jī)存取存儲器 (random access memory，RAM)又稱作隨機(jī)存儲器，是....

大家好，博主最近有事忙了幾天，沒有更新，今天正式回來了。那么又到了每日學(xué)習(xí)的時間了，今天咱們來聊一聊....

大家好，又到了每日學(xué)習(xí)的時間了，上一篇《薦讀：基于FPGA 的CRC校驗(yàn)碼生成器》文中，提到了要實(shí)現(xiàn)....

設(shè)計背景： 分頻在 fpga的設(shè)計中一直都擔(dān)任著很重要的角色，而說到分頻，我相信很多人都已經(jīng)想到了利....

設(shè)計背景： 在我們設(shè)計工程中我們會用到100M，500M等時鐘，如果我們的晶振達(dá)不到我們就需要倍頻，....

設(shè)計背景： 呼吸燈 廣泛應(yīng)用于手機(jī)之上，并成為各大品牌新款手機(jī)的賣點(diǎn)之一。如果手機(jī)里面有未處理的通知....

設(shè)計背景： ROM是只讀存儲器(Read-Only Memory)的簡稱，是一種只能讀出事先所存數(shù)據(jù)....

設(shè)計背景： 在我們工程設(shè)計中，有時會需要到上升沿和下降沿這么一個說法，通過上升沿和下降沿來驅(qū)動一個電....

大家好，又到了每日學(xué)習(xí)的時間了，今天我們來聊一聊基于FPGA 的CRC校驗(yàn)碼生成器。下面咱們就來具體....

大家好，又到了每日學(xué)習(xí)的時間了，今天咱們來聊一聊數(shù)字信號處理中DFT、DTFT和DFS的關(guān)系，咱們通....

大家好。又到了每日學(xué)習(xí)的時候了，近期很多人問我該如何去學(xué)FPGA，那么今天咱們就來聊一聊。 一、入門....

大家好，又到了每日學(xué)習(xí)時間了，學(xué)習(xí)過 verilog HDL 的各位都知道其和C語言有點(diǎn)類似，那今天....

大家好，又到了每日學(xué)習(xí)的時間了，今天我們來聊一聊如何去看懂電路原理圖。 電器修理、電路設(shè)計都是要通過....

問：如何區(qū)分同步復(fù)位和異步復(fù)位？可以理解為同步復(fù)位是作用于狀態(tài)，然后通過狀態(tài)來驅(qū)動電路復(fù)位的嗎（這樣....

大家好，又到了每日學(xué)習(xí)的時間了，今天我們來聊一聊在FPGA設(shè)計中RAM的兩種使用方法，RAM是用來在....

基于FPGA vivado 17.2 的數(shù)字鐘設(shè)計

本例程實(shí)現(xiàn)8階濾波器，9個系數(shù)，由于系數(shù)的對稱性，h(0)=h(8)，h1(1)=h(7)，h(2)....

設(shè)計背景：在我們的工程設(shè)計中我們會或多或少的用到開關(guān)，開關(guān)分為好多種，不管是哪一種開關(guān)在按下還是抬起都會有輕微

為了衡量電子系統(tǒng)的噪聲性能，需要引入噪聲因子F（Noise Factor）和噪聲系數(shù)NF（Noise Figu

1、 信號前面將keep ?hierarchy選擇YES ，或者選擇soft（在綜合時保持層次），這樣有利于你

設(shè)計背景： 狀態(tài)機(jī)是描述各種復(fù)雜時序的時序行為，是使用 HDL進(jìn)行數(shù)學(xué)邏輯設(shè)計中非常重要的方法之一，....

設(shè)計背景：不管是在什么軟件和硬件語言，我們在我們的代碼中都或多或少的用到這兩條語句，if..else與case

上一篇說到了軟件的安裝以及破解，還有附帶的網(wǎng)盤里的軟件安裝包都分享給大家了。這一篇咱們就來說一說FP....

前兩篇給大家介紹了軟件的安裝、破解以及工程的建立等基本的軟件操作，這一篇就通過簡單的二選一的數(shù)據(jù)選擇....

之前有一篇文章介紹過仿真測試文件編寫的步驟： 1.給A模塊寫測試，其測試模塊的模塊名為A_tb,比如....

設(shè)計背景： 阻塞 (=)和非阻塞(=)一直是在我們FPGA中討論的問題，資深的學(xué)者都是討論的是賦值應(yīng)....

設(shè)計背景： Verilog HDL語言分為面向綜合和面向仿真兩大類語句，且可綜合語句遠(yuǎn)少于仿真語句，....