單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達式覆蓋率必須達到100％，這三種覆蓋率都可以通過mod....

Pad-to-Setup：也被稱為OFFSET IN BEFORE約束，是用來保證外部輸入時鐘和外部....

很多工程師在使用Xilinx開發(fā)板時都注意到了一個問題，就是開發(fā)板中將LVDS的時鐘輸入(1.8V電....

隨著消費電子和通信等終端設(shè)備需求總量的增長，人工智能、大數(shù)據(jù)、云計算、智能汽車以及物聯(lián)網(wǎng)邊緣計算的發(fā)....

鎖相環(huán)的鎖定是指鎖相環(huán)的輸出頻率等于輸入頻率，而輸出信號的相位跟隨輸入信號的變化而變化。

比如ALTERA的Quartus II軟件、開發(fā)板和配置調(diào)試工具USB Blaster，以及仿真軟件....

FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的，發(fā)展到目前為止，F(xiàn)PGA的開發(fā)流程總體按照圖1進....

IP 本來的意思是知識產(chǎn)權(quán)，而在半導(dǎo)體領(lǐng)域，CPU 核、大規(guī)模宏單 元等功能模塊被稱為IP（設(shè)計資產(chǎn)....

在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險....

為了方便識別哪些Bank之間可以互調(diào)，必須先對FPGA各個Bank進行區(qū)分。在原理圖編輯界面中，執(zhí)行....

很多開發(fā)板的程序?qū)懙暮軤€，筆者也做過一段時間的開發(fā)板設(shè)計。筆者覺得很大程度上，開發(fā)板在誤人子弟。不過....

IC設(shè)計的基本規(guī)則和流程是一樣的，無論啥樣的都會加到其中。HDL,FPGA和軟件等是幫助我們理解芯片....

時至今日，F(xiàn)PGA市場的主要業(yè)者僅剩數(shù)家，包括Altera、Xilinx（賽靈思，過去稱為：智霖科技....

SOPC技術(shù)，即軟核處理器，最早是由Altera公司提出來的，它是基于FPGA的SOC片上系統(tǒng)設(shè)計技....

FPGA 可編程的特性決定了其實現(xiàn)數(shù)字邏輯的結(jié)構(gòu)不能像專用 ASIC 那樣通過固定的邏輯門電路來完成....

1）靈活性：通過對 FPGA 編程，F(xiàn)PGA 能夠執(zhí)行 ASIC 能夠執(zhí)行的任何邏輯功能。FPGA ....

這里的面積指一個設(shè)計消耗FPGA/CPLD的邏輯資源的數(shù)量，對于FPGA可以用消耗的FF（觸發(fā)器）和....

時鐘的時序特性主要分為抖動（Jitter）、偏移（Skew）、占空比失真（Duty Cycle Di....

FPGA可用于處理多元計算密集型任務(wù)，依托流水線并行結(jié)構(gòu)體系，F(xiàn)PGA相對GPU、CPU在計算結(jié)果返....

第一句話是：還沒學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL，有C語言基礎(chǔ)的，建議選擇....

我在數(shù)字邏輯設(shè)計方面并沒有經(jīng)驗。也就是說，直到最近我才決定嘗試設(shè)計自己的 CPU，并在 FPGA 上....

上文中我們指出，不管我們是創(chuàng)建自定義 ASIC 芯片還是配置 FPGA，都可以使用相同的數(shù)字邏輯設(shè)計....

為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA 的 IOB 被劃分為若干個組（Bank），每個 Bank ....

跨時鐘域處理是FPGA設(shè)計中經(jīng)常遇到的問題，而如何處理好跨時鐘域間的數(shù)據(jù)，可以說是每個FPGA初學(xué)者....