什么是IPSec？IPSEC協(xié)議簇安全框架介紹
IPSec（Internet Protocol Security）：是一組基于網(wǎng)絡(luò)層的，應(yīng)用密碼學的....
LVDS高速ADC接口， xilinx FPGA實現(xiàn)
使用的AD芯片是ADI的AD9653，125M16bit高精度高速ADC，用到的采樣速率是80M。其....
在FPGA上實現(xiàn)一個模塊，求32個輸入中的最大值和次大值
從算法本身來看，找最大值和次大值的過程很簡單；通過兩次遍歷：第一次求最大值，第二次求次大值; 算法復(fù)....
基于XILINX FPGA的硬件設(shè)計總結(jié)之PCIE硬件設(shè)計避坑
一個GT Quad由四個GT車道組成。為PCIe IP選擇GT Quads時，Xilinx建議您在最....
FPGA編程語言——verilog語法詳解
一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模....
關(guān)于達摩院《2023十大科技趨勢》的詳細解讀
Chiplet 是硅片級別的“解構(gòu) - 重構(gòu) - 復(fù)用”，它把傳統(tǒng)的 SoC 分解為多個芯 粒模塊，....
通過Verilog實現(xiàn)對一個頻率的任意占空比的任意分頻
在verilog程序設(shè)計中，我們往往要對一個頻率進行任意分頻，而且占空比也有一定的要求這樣的話，對于....
華為天才少年稚暉君確認離職 或開啟機器人創(chuàng)業(yè)
有傳言稱華為天才少年“稚暉君”離職，而且在華為內(nèi)部心聲社區(qū)，稚暉君工號已無法搜到，12月27日，其本....
代碼編寫中verilog的設(shè)計規(guī)范
在testbench中避免使用絕對的時間,如#20,#15或#(CYC+15)等,應(yīng)該在文件前面使用....
verilog語言編寫規(guī)范
本規(guī)范的目的是提高書寫代碼的可讀性 可修改性 可重用性 優(yōu)化代碼綜合和仿真的結(jié) 果 指導(dǎo)設(shè)計工程師使....
FPGA設(shè)計的經(jīng)驗技巧和基本知識
反之，如果一個設(shè)計的時序要求很高，普通方法達不到設(shè)計頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個操....
2022年國內(nèi)外芯片發(fā)展情況及差距分析
芯片行業(yè)的設(shè)計領(lǐng)域，指的是規(guī)格制定、架構(gòu)設(shè)計到tape－out的所有流程。 tape out，指提交....
AMD ZEN 4架構(gòu)的前端內(nèi)存子系統(tǒng)及AVX-512的深度解讀
遷移到新的制程節(jié)點涉及工作量和風險。英特爾通過眾所周知的“Tick-Tock”策略降低了這種風險。每....
Verilog常用基礎(chǔ)語法全梳理
主要有三種最基本的功能定義方法，分別是always，assign，initial。一個module里....
ZYNQ的時鐘管理系統(tǒng)和配置方法
PS_CLK:系統(tǒng)晶振的時鐘，這個是PS端的的時鐘來源，經(jīng)過一個叫PLL的鎖相環(huán)功能部件，輸出到AR....
時鐘設(shè)計技巧
時鐘信號在很大程度上決定了整個設(shè)計的性能和可靠性，盡量避免使用FPGA內(nèi)部邏輯產(chǎn)生的時鐘，因為它很容....
Zynq在非JTAG模式下的啟動配置流程
在無 JTAG 的模式下，Zynq 是通過片上CPU完成對芯片的配置，也就是PS和PL的配置是通過 ....
zynq 7000系列三個命令的簡單介紹
目前我在我的zynq 開發(fā)版上測試，成功將根文件系統(tǒng)擴容到336M，至于為什么只能擴容到336M，暫....
使用軟件及開發(fā)板版本遇到的問題
這里是vitis 2017版和2020版本的一個不同。2017版本是直接從vivado的 File-....
基于vivado2017版本開發(fā)軟件的問題記錄
‘could not find ARM’ 是JTAG的問題，一般Vivado自動下載驅(qū)動，若有需要安....
工商網(wǎng)監(jiān)