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      傅里葉的貓

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      FPGA和ASIC在大模型推理加速中的應(yīng)用

      隨著現(xiàn)在AI的快速發(fā)展，使用FPGA和ASIC進(jìn)行推理加速的研究也越來(lái)越多，從目前的市場(chǎng)來(lái)說(shuō)，有些公....
      的頭像 傅里葉的貓 發(fā)表于 10-29 14:12 ?2039次閱讀
      FPGA和ASIC在大模型推理加速中的應(yīng)用

      推薦一款極具性價(jià)比的RFSoC開(kāi)發(fā)平臺(tái)

      在當(dāng)今飛速發(fā)展的通信技術(shù)領(lǐng)域，Xilinx RFSoC（Radio Frequency System....
      的頭像 傅里葉的貓 發(fā)表于 10-25 10:28 ?2436次閱讀
      推薦一款極具性價(jià)比的RFSoC開(kāi)發(fā)平臺(tái)

      在多FPGA集群上實(shí)現(xiàn)高級(jí)并行編程

      今天我們看的這篇論文介紹了在多FPGA集群上實(shí)現(xiàn)高級(jí)并行編程的研究，其主要目標(biāo)是為非FPGA專家提供....
      的頭像 傅里葉的貓 發(fā)表于 07-24 14:54 ?1905次閱讀

      請(qǐng)問(wèn)Block RAM的資源如何計(jì)算？

      當(dāng)使用ram時(shí)，width是960bit，depth是16bit，只有15Kb大小， 為什么占用了很....
      的頭像 傅里葉的貓 發(fā)表于 05-06 14:12 ?885次閱讀
      請(qǐng)問(wèn)Block RAM的資源如何計(jì)算？

      傳統(tǒng)用于數(shù)字設(shè)計(jì)的CPU是否已經(jīng)達(dá)到了容量極限？

      在數(shù)字設(shè)計(jì)的Implementation過(guò)程中，從RTL到GDSII的每一步都是高度計(jì)算密集型的。
      的頭像 傅里葉的貓 發(fā)表于 04-17 10:11 ?808次閱讀

      哪些因此會(huì)導(dǎo)致時(shí)鐘skew過(guò)大呢？FPGA中降低時(shí)鐘skew的幾種方法

      在時(shí)序報(bào)告中，會(huì)顯示出clock path skew，如果時(shí)鐘偏移超過(guò)0.5ns，就需要額外關(guān)注了。
      的頭像 傅里葉的貓 發(fā)表于 03-13 09:06 ?2391次閱讀
      哪些因此會(huì)導(dǎo)致時(shí)鐘skew過(guò)大呢？FPGA中降低時(shí)鐘skew的幾種方法

      UltraScale系列與7系列FPGA的差異

      已從該架構(gòu)中移除BUFMRs、BUFRs、BUFIOs及其相關(guān)的路由資源，并被新的時(shí)鐘緩沖器、時(shí)鐘路....
      的頭像 傅里葉的貓 發(fā)表于 03-12 10:03 ?1854次閱讀

      為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問(wèn)題?？求解

      單bit通過(guò)兩級(jí)同步打拍可以有效的解決亞穩(wěn)態(tài)問(wèn)題。
      的頭像 傅里葉的貓 發(fā)表于 03-08 09:02 ?1893次閱讀
      為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問(wèn)題?？求解

      UVM手把手教程系列（二）Phase機(jī)制簡(jiǎn)單介紹

      UVM中的phase，按照其是否消耗仿真時(shí)間（$time打印出的時(shí)間）的特性，可以分成兩大類
      的頭像 傅里葉的貓 發(fā)表于 02-29 09:26 ?2063次閱讀
      UVM手把手教程系列（二）Phase機(jī)制簡(jiǎn)單介紹

      UVM手把手教程系列（一）UVM驗(yàn)證平臺(tái)基礎(chǔ)知識(shí)介紹

      先拋開(kāi)UVM，回想一下我們?cè)谄綍r(shí)寫完程序后，是不是肯定需要灌一個(gè)激勵(lì)給DUT，然后再?gòu)腄UT獲取結(jié)果....
      的頭像 傅里葉的貓 發(fā)表于 02-27 09:08 ?7689次閱讀
      UVM手把手教程系列（一）UVM驗(yàn)證平臺(tái)基礎(chǔ)知識(shí)介紹

      Versal FPGA中的浮點(diǎn)計(jì)算單元DSPFP32介紹

      Versal FPGA中最新的DSP原語(yǔ)DSP58，它在最新的DSP48版本上已經(jīng)有了許多改進(jìn)，主要....
      的頭像 傅里葉的貓 發(fā)表于 02-22 09:22 ?2077次閱讀
      Versal FPGA中的浮點(diǎn)計(jì)算單元DSPFP32介紹

      原型平臺(tái)是做什么的？proFPGA驗(yàn)證環(huán)境介紹

      proFPGA是mentor的FPGA原型驗(yàn)證平臺(tái)，當(dāng)然mentor被西門子收購(gòu)之后，現(xiàn)在叫西門子E....
      的頭像 傅里葉的貓 發(fā)表于 01-22 09:21 ?2486次閱讀
      原型平臺(tái)是做什么的？proFPGA驗(yàn)證環(huán)境介紹

      FPGA芯片XCKU5P的優(yōu)勢(shì)

      XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過(guò)，因?yàn)樾詢r(jià)比非常高，又因?yàn)槭褂玫?...
      的頭像 傅里葉的貓 發(fā)表于 01-09 09:47 ?2428次閱讀
      FPGA芯片XCKU5P的優(yōu)勢(shì)

      XKUC5P和XC7K325T的對(duì)比

      XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過(guò)，因?yàn)樾詢r(jià)比非常高，又因?yàn)槭褂玫?...
      的頭像 傅里葉的貓 發(fā)表于 01-04 09:25 ?2647次閱讀
      XKUC5P和XC7K325T的對(duì)比

      經(jīng)過(guò)BUFGMUX的時(shí)鐘該如何約束

      時(shí)序場(chǎng)景如下圖所示，clk0和clk1兩個(gè)時(shí)鐘輸入，經(jīng)過(guò)BUFGMUX后，輸出到后面的邏輯，但同時(shí)c....
      的頭像 傅里葉的貓 發(fā)表于 12-19 12:56 ?1636次閱讀
      經(jīng)過(guò)BUFGMUX的時(shí)鐘該如何約束

      經(jīng)過(guò)BUFGMUX的時(shí)鐘該如何約束呢？

      時(shí)序場(chǎng)景如下圖所示，clk0和clk1兩個(gè)時(shí)鐘輸入，經(jīng)過(guò)BUFGMUX后，輸出到后面的邏輯，但同時(shí)c....
      的頭像 傅里葉的貓 發(fā)表于 12-11 13:55 ?917次閱讀
      經(jīng)過(guò)BUFGMUX的時(shí)鐘該如何約束呢？

      HPC領(lǐng)域的一款大殺器-HBX-G500大帶寬加速卡

      HBX-G500是一款高性能可編程加速卡，為AI、計(jì)算、網(wǎng)絡(luò)等領(lǐng)域，提供多通道的高帶寬存儲(chǔ)、高性能計(jì)....
      的頭像 傅里葉的貓 發(fā)表于 11-29 09:16 ?1448次閱讀
      HPC領(lǐng)域的一款大殺器-HBX-G500大帶寬加速卡

      lwip協(xié)議棧代碼分析

      lwIP（Lightweight IP）是一個(gè)為嵌入式系統(tǒng)設(shè)計(jì)的輕量級(jí)TCP/IP協(xié)議棧。
      的頭像 傅里葉的貓 發(fā)表于 10-29 17:37 ?2755次閱讀
      lwip協(xié)議棧代碼分析

      為什么DDR3/4不需要設(shè)置input delay呢？

      內(nèi)置校準(zhǔn): DDR3和DDR4控制器通常具有內(nèi)置的校準(zhǔn)機(jī)制，如ODT (On-Die Termina....
      的頭像 傅里葉的貓 發(fā)表于 09-11 09:14 ?1283次閱讀

      在zynq調(diào)試更新xsa文件的步驟有哪些？

      在zynq調(diào)試時(shí)，經(jīng)常需要更新xsa文件，更新步驟如下
      的頭像 傅里葉的貓 發(fā)表于 08-14 09:14 ?1993次閱讀
      在zynq調(diào)試更新xsa文件的步驟有哪些？

      Vivado的Implementation階段約束報(bào)警告？

      前言：本文章為FPGA問(wèn)答系列，我們會(huì)定期整理FPGA交流群（包括其他FPGA博主的群）里面 有價(jià)值....
      的頭像 傅里葉的貓 發(fā)表于 08-08 14:10 ?1752次閱讀

      AXI VIP當(dāng)作master時(shí)如何使用

      ??AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verificati....
      的頭像 傅里葉的貓 發(fā)表于 07-27 09:19 ?1687次閱讀
      AXI VIP當(dāng)作master時(shí)如何使用

      AXI VIP當(dāng)作master時(shí)如何使用？

      ?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verificatio....
      的頭像 傅里葉的貓 發(fā)表于 07-27 09:16 ?2445次閱讀
      AXI VIP當(dāng)作master時(shí)如何使用？

      實(shí)戰(zhàn)演練：Calibre如何成為暴力堆機(jī)器之王

      版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復(fù)雜，所以通常不剛需高主頻機(jī)型，但要求多核....
      的頭像 傅里葉的貓 發(fā)表于 07-17 15:25 ?1045次閱讀
      實(shí)戰(zhàn)演練：Calibre如何成為暴力堆機(jī)器之王

      clock skew會(huì)影響時(shí)序收斂嗎？

      對(duì)于發(fā)送時(shí)鐘和接收時(shí)鐘是同一時(shí)鐘的單周期路徑，時(shí)鐘抖動(dòng)對(duì)建立時(shí)間有負(fù)面影響，但對(duì)保持時(shí)間沒(méi)有影響。
      的頭像 傅里葉的貓 發(fā)表于 06-12 09:15 ?879次閱讀
      clock skew會(huì)影響時(shí)序收斂嗎？

      Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

      Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？
      的頭像 傅里葉的貓 發(fā)表于 06-06 11:13 ?1522次閱讀
      Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

      FPGA中Bank和Clock Region之前有什么關(guān)系？

      FPGA中的Bank和Clock Region有什么關(guān)系？
      的頭像 傅里葉的貓 發(fā)表于 05-15 09:32 ?1589次閱讀
      FPGA中Bank和Clock Region之前有什么關(guān)系？

      如何用vcs+verdi仿真Verilog文件并查看波形呢？

      我們以一個(gè)簡(jiǎn)單的加法器為例，來(lái)看下如何用vcs+verdi仿真Verilog文件并查看波形。
      的頭像 傅里葉的貓 發(fā)表于 05-08 16:00 ?7287次閱讀
      如何用vcs+verdi仿真Verilog文件并查看波形呢？

      在計(jì)算機(jī)芯片里面實(shí)現(xiàn)1+1=2的過(guò)程

      在計(jì)算機(jī)中，CPU作為中央處理器，內(nèi)部包含了算術(shù)邏輯單元，可以實(shí)現(xiàn)數(shù)學(xué)運(yùn)算。要計(jì)算1+1=2，就需要....
      的頭像 傅里葉的貓 發(fā)表于 04-27 10:02 ?2877次閱讀
      在計(jì)算機(jī)芯片里面實(shí)現(xiàn)1+1=2的過(guò)程

      set_input_delay中-add_delay的作用簡(jiǎn)析

      在默認(rèn)情況下，一個(gè)port只需要一個(gè)min和max的dealy值，如果我們?cè)O(shè)置兩次，那么第二次設(shè)置的....
      的頭像 傅里葉的貓 發(fā)表于 04-13 09:07 ?1638次閱讀