所謂總線(xiàn)（Bus），是指計(jì)算機(jī)設(shè)備和設(shè)備之間傳輸信息的公共數(shù)據(jù)通道?？偩€(xiàn)是連接計(jì)算機(jī)硬件系統(tǒng)內(nèi)多種設(shè)備的通信線(xiàn)路，它的一個(gè)重要特征是由總線(xiàn)上的所有設(shè)備共享，可以將計(jì)算機(jī)系統(tǒng)內(nèi)的多種設(shè)備連接到總線(xiàn)上。如果是某兩個(gè)設(shè)備或設(shè)備之間專(zhuān)用的信號(hào)連線(xiàn)，就不能稱(chēng)之為總線(xiàn)。系統(tǒng)總線(xiàn)架構(gòu)圖如下所示：

　　LPC總線(xiàn)

　　LPC（Low Pin Count）是基于 Intel 標(biāo)準(zhǔn)的33 MHz 4 bit 并行總線(xiàn)協(xié)議（但目前NB系統(tǒng)中LPC的時(shí)鐘頻率為24MHz，可能是由于CPU平臺(tái)的不斷發(fā)展導(dǎo)致的，后面會(huì)具體分析），用于代替以前的 ISA 總線(xiàn)協(xié)議，但兩者性能相似，都用于連接南橋和Super I/O芯片、FLASH BIOS、EC等設(shè)備（由于目前EC芯片中整合了Super I/O功能，所以我們?cè)贜B系統(tǒng)中看不到LPC總線(xiàn)上掛有Super I/O芯片了）。

　　INTEL當(dāng)初為了取代低速落后的X-BUS而推出的總線(xiàn)標(biāo)準(zhǔn)。一般用于主板南橋芯片通信。

　　1997年9月29日Intel于公布的一個(gè)取代傳統(tǒng)ISA BUS的一種新接口規(guī)范，并且以免費(fèi)開(kāi)放授權(quán)的方式，供業(yè)界采用。以往為了連接ISA擴(kuò)充槽、適配器、ROM BIOS芯片、Super I/O等接口，南橋芯片必須保留一個(gè)ISA BUS，并且連通Super I/O芯片，以控制傳統(tǒng)的外圍設(shè)備。

　　傳統(tǒng)ISA BUS速率大約在7.159~8.33MHz，提供的理論尖峰傳輸值為16MB/s，但是ISA BUS與傳統(tǒng)的PCI BUS的電氣特性、信號(hào)定義方式迥異，使得南橋芯片、Super I/O芯片浪費(fèi)很多針腳來(lái)做處理，主板的線(xiàn)路設(shè)計(jì)也顯得復(fù)雜。為此，Intel定義了LPC接口，將以往ISA BUS的地址/數(shù)據(jù)分離譯碼，改成類(lèi)似PCI的地址/數(shù)據(jù)信號(hào)線(xiàn)共享的譯碼方式，信號(hào)線(xiàn)數(shù)量大幅降低，工作速率由PCI總線(xiàn)速率同步驅(qū)動(dòng)（時(shí)鐘同為33MHz），雖然改良過(guò)的LPC接口一樣維持最大傳輸值16MB/s，但信號(hào)管腳卻大幅減少了25~30個(gè)，以L(fǎng)PC接口設(shè)計(jì)的Super I/O芯片、Flash芯片都能享有腳位數(shù)減少、體積微縮的好處，主板的設(shè)計(jì)也可以簡(jiǎn)化，這也是取名LPC——Low Pin Count的原因。

　　LPC總線(xiàn)的接口管腳

　　LPC總線(xiàn)由7個(gè)必選信號(hào)和6個(gè)可選信號(hào)組成，具體如下表所示：

　　MB板上的JDEBUG connector有12pin，沒(méi)有連接LRESET#信號(hào)，只連接了其余的6個(gè)必選信號(hào)，為主板診斷提供接口，其中CLK_DEBUG由PCH提供，24MHZ：

　　EC與PCH連接的LPC總線(xiàn)中除了包含7個(gè)必選信號(hào)，還包含SEEIRQ和CLKRUN#信號(hào)。這里需要注意的是JDEBUG的CLK信號(hào)與連接EC和PCH的LPC總線(xiàn)中CLK信號(hào)并非同一個(gè)信號(hào)。PCH提供了2個(gè)輸出24MHz時(shí)鐘的管腳，但每個(gè)時(shí)鐘只能驅(qū)動(dòng)一個(gè)LPC設(shè)備，故EC和JDEBUG各連接一個(gè)。

　　LPC總線(xiàn)的測(cè)量（邏輯分析儀）

　　用邏輯分析儀TLA5202測(cè)得LPC總線(xiàn)中LCLK、LFRAME#、LAD［3:0］信號(hào)，下面為測(cè)量的幾組數(shù)據(jù)波形：

　　下面是測(cè)的是兩個(gè)cycle的總體波形圖，由于我在測(cè)試時(shí)外接的測(cè)試線(xiàn)過(guò)長(zhǎng)，在cycle結(jié)束后的末期引入了串?dāng)_，圖中的黃色框圖中便為串?dāng)_信號(hào)波形，理想狀態(tài)應(yīng)該是LAD［3：0］統(tǒng)一保持高邏輯，后面再統(tǒng)一變?yōu)榈瓦壿?。這里我們可以看到時(shí)鐘信號(hào)LCLK并不是一直輸出的，只有當(dāng)cycle開(kāi)始時(shí)，PCH才會(huì)輸出LCLK信號(hào)，cycle結(jié)束后，若一段時(shí)間內(nèi)不再有cycle傳輸，LCLK便不再輸出。

　　下圖測(cè)試的是一組I/O read cycle，host要讀取IO地址為0064H的數(shù)據(jù)，外設(shè)接管總線(xiàn)后，經(jīng)過(guò)11個(gè)時(shí)鐘周期的長(zhǎng)等待SYNC狀態(tài)（0110）后，變?yōu)閞eady狀態(tài)（sync為0000），然后外設(shè)將數(shù)據(jù)1CH發(fā)送給host，驅(qū)動(dòng)TAR狀態(tài)（FF），將總線(xiàn)控制權(quán)交還給host，這個(gè)cycle結(jié)束。

　　LPC總線(xiàn)的通信協(xié)議

　　LPC總線(xiàn)支持多種事務(wù)類(lèi)型的操作，例如IO讀寫(xiě)、內(nèi)存讀寫(xiě)、DMA讀寫(xiě)、Firmware memory讀寫(xiě)等。一個(gè)cycle通常一下流程： ? 總線(xiàn)host拉低LFRAME#信號(hào)，指示cycle開(kāi)始，同時(shí)將相關(guān)信息輸出到LAD［3:0］上

　　? 主機(jī)Host根據(jù)Cycle類(lèi)型驅(qū)動(dòng)相應(yīng)的信息到LAD［3：0］上，比如當(dāng)前操作的

　　事務(wù)類(lèi)型、數(shù)據(jù)傳輸方向及size大小、訪(fǎng)問(wèn)地址等。

　　? host根據(jù)Cycle類(lèi)型的不同選擇進(jìn)行驅(qū)動(dòng)數(shù)據(jù)或者是移交總線(xiàn)控制權(quán)。 ? 外設(shè)獲取總線(xiàn)控制權(quán)后，將相應(yīng)的數(shù)據(jù)驅(qū)動(dòng)到LAD［3：0］上。表示該Cycle

　　完成。 ? 外設(shè)釋放總線(xiàn)控制權(quán)。至此該Cycle結(jié)束。

　　一個(gè)典型cycle通常由Start、Cyctype+Dir、ADDR、Size（DMA only）、Channel（DMA only）、TAR、Sync、DATA狀態(tài)組成，下圖是一個(gè)典型的cycle示例流程，該cycle類(lèi)似于IO讀或內(nèi)存讀操作中的cycle，DATA字段由外設(shè)驅(qū)動(dòng)發(fā)送給host.