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PD0和PD1：表5展示了掉電和內(nèi)部參考電壓配置的關(guān)系。ADC的內(nèi)部參考電壓可以單獨關(guān)閉或者打開，但是，在轉(zhuǎn)換前，需要額外的時間讓內(nèi)部參考電壓穩(wěn)定到最終穩(wěn)定值；如果內(nèi)部參考源處于掉電狀態(tài)，還要確保有足夠的喚醒時間。ADC要求是即時使用，無喚醒時間的。另外還得注意，當BUSY是高電平的時候，內(nèi)部參考源禁止進入掉電模式。XPT2046的通道改變后，如果要關(guān)閉參考源，則要重新對XPT2046寫入命令。
表4 ?控制字段每一位功能的具體說明
表5 PD位功能說明
上述通過24時鐘周期的轉(zhuǎn)換時序講解了單次轉(zhuǎn)換的時序，在實際應(yīng)用中，為了提高轉(zhuǎn)換效率，XTP2046提供了16時鐘轉(zhuǎn)換模式和15時鐘轉(zhuǎn)換模式。
二）16時鐘周期轉(zhuǎn)換
第n+1次轉(zhuǎn)換的控制位可以與第n次轉(zhuǎn)換部分重疊，所以可以用16個時鐘周期完成一次轉(zhuǎn)換，如圖16所示。圖16也說明了處理器和轉(zhuǎn)換器之間的串行通信是可以雙向獨立進行的。此時，每次轉(zhuǎn)換必須在開始后（接收到start）的1.6mS內(nèi)完成，否則輸入采樣保持電路取樣的信號會逐漸被放電衰減，影響轉(zhuǎn)換結(jié)果。另外，在轉(zhuǎn)換過程中另一串行通信的存在會使XPT2046工作于全功耗狀態(tài)下。
8位總線接口，無DCLK時鐘延遲16時鐘周期轉(zhuǎn)換時序
該模式下，DCLK的時鐘高電平和低電平均要求最小值為200ns，即DCLK的時鐘周期為2.5MHz。
三）15時鐘周期轉(zhuǎn)換
下圖給出了XPT2046的最快時序。這種方法不支持大部分的微控制器和數(shù)字信號處理器的串行接口，因為它們一般都不提供15周期的串行傳輸方式。但是，這種方法適用于FPGA和ASIC。需要注意的是，這樣有效地提高了轉(zhuǎn)換器的最大轉(zhuǎn)換速率。
最快轉(zhuǎn)換速率，15時鐘周期轉(zhuǎn)換
在不影響輸出精度的前提下提高數(shù)據(jù)吞吐量，XPT2046可以采用8位的轉(zhuǎn)換模式。切換到8位轉(zhuǎn)換模式，完成提前4個時鐘完成一次轉(zhuǎn)換。不僅每次轉(zhuǎn)換縮短了都4位（數(shù)據(jù)吞吐量提高了25％），而且由于精度的降低，可以工作在更快的轉(zhuǎn)換速率下，時鐘速度可以提高50%，時鐘速度的提高和轉(zhuǎn)換周期的減少，共同可以使轉(zhuǎn)換速率提高2倍。
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