以Altera公司的Cyelone II系列FPGA器件EP2C20為核心，利用其N(xiāo)ios軟核功能設(shè)計(jì)了微處理器，并完成了相關(guān)電路的設(shè)計(jì)。通過(guò)編程FPGA器件定制脈沖發(fā)生、高速時(shí)鐘以及高速數(shù)據(jù)存儲(chǔ)FIFO等模塊，以此為基礎(chǔ)設(shè)計(jì)了脈沖發(fā)送和接收電路以及高速數(shù)據(jù)采集和處理電路。

　　3.1 微處理器系統(tǒng)

　　簡(jiǎn)單來(lái)說(shuō)，Nios是一種處理器的IP核，設(shè)計(jì)者可以將它放到FPGA中。Nios軟核處理器是一種基干流水線的精簡(jiǎn)指令集通用微處理器，時(shí)鐘信號(hào)頻率最高可達(dá)75 MHz。采用Flash來(lái)存儲(chǔ)啟動(dòng)代碼和應(yīng)用程序，當(dāng)系統(tǒng)復(fù)位或加電啟動(dòng)時(shí)，F(xiàn)lash中的啟動(dòng)代碼將被執(zhí)行。采用SDRAM存儲(chǔ)應(yīng)用程序的可執(zhí)行代碼和數(shù)據(jù)，為程序提供運(yùn)行空間。Nios軟核與Flash和SDRAM的連接在FPGA中的設(shè)計(jì)如圖2所示。

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　　3.2 探測(cè)脈沖的產(chǎn)生

　　故障檢測(cè)所用脈沖信號(hào)的寬度為20～100 ns，F(xiàn)PGA的工作時(shí)鐘可以達(dá)到200 MHz，在其中生成減法計(jì)數(shù)器可產(chǎn)生滿足脈寬要求的脈沖信號(hào)。減法計(jì)數(shù)器產(chǎn)生脈沖的幅度受限于FPGA的工作電平，對(duì)檢測(cè)來(lái)說(shuō)是不夠的，因此從FPGA中出來(lái)的方波脈沖還要經(jīng)過(guò)放大，才可以耦合到被檢測(cè)線纜中去。脈沖信號(hào)調(diào)理電路如圖3所示。SN74LVC4245A用作電平轉(zhuǎn)換。sta和pulse_input均來(lái)自FPGA。

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　　本設(shè)計(jì)采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅(qū)動(dòng)的方式。這種驅(qū)動(dòng)方式比較簡(jiǎn)單，適用的器件也比較多。

　　3.3 A/D轉(zhuǎn)換電路

　　檢測(cè)脈沖的寬度為20～100 ns，相應(yīng)的數(shù)據(jù)采樣率在20 MHz和100 MHz之間變化，一般的A/D芯片很難滿足采樣的要求，而用多片A/D芯片在成本和設(shè)計(jì)上都比較困難。這里選用美國(guó)NS公司的ADC08100，其采樣速率為20～100 Msps，此時(shí)采樣的功耗為1.3 mW/Msps，采樣的功耗會(huì)隨著采樣時(shí)鐘增加而增加，但是采樣的特性不會(huì)受到影響，因此在采樣率多樣的系統(tǒng)中一個(gè)芯片可以起到多個(gè)芯片的作用。根據(jù)采樣速率的不同，通過(guò)一個(gè)時(shí)鐘控制模塊產(chǎn)生相應(yīng)的采樣時(shí)鐘信號(hào)，使芯片工作在所要求的速率之下，既可以節(jié)約成本，又可以簡(jiǎn)化設(shè)計(jì)。ADC08 100和FPGA配合使用，可以方便地改變采樣時(shí)鐘，具有很大的靈活性。

　　。探測(cè)脈沖及回波信號(hào)需要轉(zhuǎn)換成適合A/D芯片電壓水平的信號(hào)后再進(jìn)行采樣。脈沖在輸入運(yùn)算放大器之前進(jìn)行了鉗位處理，采用兩組倒置的二極管并聯(lián)，避免脈沖過(guò)高而擊穿運(yùn)算放大器。

　　3.4 時(shí)鐘信號(hào)的產(chǎn)生

　　檢測(cè)脈沖的產(chǎn)生、ADC08100的采樣，以及異步FIFO的數(shù)據(jù)緩存構(gòu)成了一個(gè)高速A/D數(shù)據(jù)采集系統(tǒng)。這對(duì)于各種信號(hào)的時(shí)間配合要求很高，需要專(zhuān)門(mén)的時(shí)鐘單元來(lái)配合，以使電路工作在正確的時(shí)序之下。在FPGA中可方便地定制時(shí)鐘模塊來(lái)產(chǎn)生A/D采樣時(shí)鐘、異步存儲(chǔ)器的讀寫(xiě)時(shí)鐘，以及脈沖發(fā)生模塊的計(jì)數(shù)時(shí)鐘。所有的時(shí)鐘都是由一個(gè)高速的時(shí)鐘來(lái)實(shí)現(xiàn)同步的，并且整個(gè)系統(tǒng)是在同一個(gè)啟動(dòng)信號(hào)下同步運(yùn)行的，從而保證了采樣的時(shí)序要求。

　　3.5 電源模塊

　　系統(tǒng)中既有模擬電路又有高速數(shù)字電路，使用電源種類(lèi)復(fù)雜，存在+5 V、+3.3 V、+1.2 V、-5 V等多種電源信號(hào)。在電路板設(shè)計(jì)制作中既要減小高頻數(shù)字信號(hào)對(duì)模擬信號(hào)的電磁干擾，又要避免各種電源之間的干擾，因此需合理規(guī)劃模塊布局及布線走向以提高信號(hào)穩(wěn)定性。

　　4 軟件設(shè)計(jì)

　　軟件設(shè)計(jì)主要包括FPGA的開(kāi)發(fā)應(yīng)用、應(yīng)用程序設(shè)計(jì)以及液晶顯示器的驅(qū)動(dòng)程序設(shè)計(jì)等。

　　4.1 FPGA開(kāi)發(fā)應(yīng)用

　　現(xiàn)場(chǎng)可編程邏輯器件FPGA(Field Programming Gate Array)具有高密度、高速度、低功耗、功能強(qiáng)大等特點(diǎn)。在此系統(tǒng)中采用了Altera公司的CycloneII系列器件來(lái)實(shí)現(xiàn)高速的數(shù)據(jù)采集、存儲(chǔ)功能，是在QuartuslI 7.1軟件中使用硬件描述語(yǔ)言VHDL來(lái)設(shè)計(jì)完成的。高密度可編程邏輯器件的設(shè)計(jì)流程包括：設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程4個(gè)步驟，以及相應(yīng)的功能仿真(前仿真)、時(shí)序仿真(后仿真)和器件測(cè)試3個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。

　　本設(shè)計(jì)中，主要包括Nios微處理器、脈沖發(fā)生、高速時(shí)鐘以及高速數(shù)據(jù)存儲(chǔ)FIFO等模塊的設(shè)計(jì)。

　　4.2 應(yīng)用程序設(shè)計(jì)

　　應(yīng)用程序控制檢測(cè)任務(wù)的啟動(dòng)和結(jié)束、脈沖發(fā)送接收模式的選擇、A/D采樣數(shù)據(jù)的處理計(jì)算、故障性質(zhì)和位置的判斷以及結(jié)果輸出等。

　　結(jié)語(yǔ)

　　本文提出了基于Nios軟核的電纜故障檢測(cè)儀設(shè)計(jì)方案。對(duì)于脈沖反射法檢測(cè)故障的具體實(shí)現(xiàn)，提出了基于現(xiàn)場(chǎng)可編程邏輯器件的高速采樣系統(tǒng)的設(shè)計(jì)思路，并在此基礎(chǔ)上對(duì)系統(tǒng)進(jìn)行了全面的設(shè)計(jì)。仿真和試驗(yàn)結(jié)果表明，該系統(tǒng)能夠?qū)崿F(xiàn)對(duì)電纜的斷路、短路等故障的檢測(cè)，具有在線監(jiān)測(cè)、易于控制的優(yōu)點(diǎn)，以及靈活和良好的擴(kuò)展功能。