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　　本文的測(cè)試實(shí)例和測(cè)試方法均來(lái)源于北京市嵌入式重點(diǎn)實(shí)驗(yàn)室的無(wú)線局域網(wǎng)芯片項(xiàng)目，本項(xiàng)目的產(chǎn)品目前已經(jīng)成功流片。這些測(cè)試方法的應(yīng)用對(duì)項(xiàng)目的順利進(jìn)展起到了關(guān)鍵性的作用，起到了良好的效果。

　　時(shí)序問(wèn)題的解決

　　我們知道FPGA可以接受的時(shí)鐘和所允許的時(shí)序遠(yuǎn)遠(yuǎn)低于ASIC。但作為ASIC產(chǎn)品而言，我們?cè)谠O(shè)計(jì)的時(shí)候又往往采取較高的時(shí)鐘速率。由于ASIC時(shí)鐘樹與布線相對(duì)自由，故對(duì)于高速率設(shè)計(jì)解決起來(lái)相對(duì)容易。對(duì)于Xilinx FPGA而言，盡管采用了90nm工藝的Virtex-4可以支持的性能高達(dá)500M[1]，但是其時(shí)鐘樹和布線資源相對(duì)固定，因此一旦在編譯和布局布線的時(shí)候處理不當(dāng)，就會(huì)產(chǎn)生時(shí)序沖突(timing violation)。產(chǎn)生時(shí)序沖突的結(jié)果，輕則使設(shè)計(jì)的邏輯與實(shí)際布局布線后的網(wǎng)表不一致，重則導(dǎo)致布局布線根本無(wú)法通過(guò)，從而致使驗(yàn)證無(wú)法進(jìn)行。

　　我們?cè)诮鉀Q時(shí)序問(wèn)題的時(shí)候采取了五種不同的方法。其中一種方法是應(yīng)在設(shè)計(jì)中就加以注意，兩種在綜合的時(shí)候進(jìn)行，還有兩種在布局布線時(shí)采用。

　　設(shè)計(jì)過(guò)程中注意時(shí)序問(wèn)題

　　若希望設(shè)計(jì)的產(chǎn)品能夠在FPGA驗(yàn)證平臺(tái)上順利的完成驗(yàn)證，在設(shè)計(jì)過(guò)程中就需要注意盡量多的使用FPGA的內(nèi)部資源，如DSP48，乘法器，RAM，DCM等。

　　在我們的設(shè)計(jì)中有不少濾波器，這些濾波器正好可以使用DSP48[2]這個(gè)模塊。該模塊為乘加結(jié)構(gòu)。濾波器若不使用這種模塊，則需進(jìn)行大量的乘、加運(yùn)算。這樣不但浪費(fèi)資源，而且很容易導(dǎo)致時(shí)序無(wú)法滿足要求。而如果使用這樣的模塊，則基本上所有的濾波器都不再處于"最差路徑"上。

　　對(duì)于乘法器，如果使用slice搭建不僅浪費(fèi)資源，而且性能差，位寬一旦比較寬就會(huì)導(dǎo)致時(shí)序出現(xiàn)問(wèn)題。Xilinx的ISE中配有Core Generator這個(gè)工具。通過(guò)該工具可以生成需要的乘法器。使用這些乘法器來(lái)代替普通的乘法器，可以達(dá)到滿意的效果。除了乘法器，還可以使用該工具產(chǎn)生RAM和DCM等，在此不再贅述。

　　綜合過(guò)程解決時(shí)序問(wèn)題

　　我們使用Synplicity公司的Synplify工具進(jìn)行綜合，這是業(yè)界通常使用的綜合工具之一。選擇該工具最主要的原因在于它與Xilinx的FPGA配合的很好。我們做過(guò)實(shí)驗(yàn)，通過(guò)該工具綜合產(chǎn)生結(jié)果報(bào)表，再通過(guò)ISE產(chǎn)生真實(shí)布局布線后的報(bào)表。對(duì)這兩個(gè)報(bào)表的時(shí)序估計(jì)部分進(jìn)行對(duì)比，我們發(fā)現(xiàn)兩者之間驚人的相似，最差路徑之間的差別不超過(guò)1ns。

　　我們知道，綜合的時(shí)候需要設(shè)置約束，最重要的是時(shí)鐘約束。這個(gè)約束限制了系統(tǒng)工作的頻率。為了降低系統(tǒng)對(duì)于時(shí)鐘抖動(dòng)的敏感性，我們采取的第一個(gè)方法是在設(shè)置時(shí)鐘約束的時(shí)候?qū)⒋思s束值設(shè)的略高于實(shí)際的時(shí)鐘頻率。這樣做有一個(gè)前提，那就是在綜合后不得有負(fù)的時(shí)鐘余度(time slack)出現(xiàn)。當(dāng)沒(méi)有負(fù)的時(shí)鐘余度出現(xiàn)的時(shí)候，提高時(shí)鐘約束可以有效避免因時(shí)鐘抖動(dòng)而引入的時(shí)序問(wèn)題，但是如果因?yàn)樘岣吡思s束中時(shí)鐘頻率，而導(dǎo)致負(fù)的時(shí)鐘余度的出現(xiàn)，那么有可能導(dǎo)致在布局布線過(guò)程中產(chǎn)生時(shí)序沖突而無(wú)法正常布局布線。在這種情形下，就不宜提高約束中的時(shí)鐘頻率。

　　在綜合中采取的第二個(gè)方法是使用綜合工具提供的pipeline和retiming功能[3]。這些功能可以調(diào)整寄存器的位置，使之在不改變邏輯的前提下，將寄存器的位置調(diào)整的更加合理。這個(gè)功能主要用于組合邏輯過(guò)長(zhǎng)且不合理的情況下。當(dāng)然，如果某些乘法器位數(shù)過(guò)寬而結(jié)果沒(méi)有寄存的時(shí)候也會(huì)導(dǎo)致組合邏輯時(shí)序緊張。當(dāng)發(fā)生這種情況而retiming功能又無(wú)法糾正時(shí)，就需要設(shè)計(jì)者在做設(shè)計(jì)的時(shí)候?qū)Τ朔ㄆ鞯妮敵鼋Y(jié)果做一拍寄存，同時(shí)其余的控制邏輯也要做相應(yīng)的調(diào)整。

　　布局布線階段解決時(shí)序問(wèn)題

　　當(dāng)綜合工作完成，進(jìn)入布局布線的階段后，仍然有兩種方法可以改善邏輯時(shí)序問(wèn)題。

　　第一種是手動(dòng)增加并調(diào)整BUFG(Global Clock Buffer)。BUFG是Xilinx的全局時(shí)鐘資源，所有時(shí)鐘樹的起點(diǎn)都是BUFG，位于FPGA的北極和南極。當(dāng)布線后仍有負(fù)的slack時(shí)，有可能是某些當(dāng)作時(shí)鐘使用的信號(hào)沒(méi)有被放上時(shí)鐘樹，此時(shí)就要手動(dòng)將這些信號(hào)放上BUFG。若遇到門控時(shí)鐘，還應(yīng)該使用BUFGMUX資源。另外，在Virtex-4中，北邊的BUFG主要負(fù)責(zé)北部的時(shí)鐘，南部的BUFG負(fù)責(zé)南部的時(shí)鐘。在我們的項(xiàng)目中，共有十余個(gè)時(shí)鐘，因此，BUFG位置的選擇也很關(guān)鍵。有些時(shí)候，工具不能解決一切問(wèn)題，只有手動(dòng)調(diào)整BUFG的位置，或?qū)UFG的位置信息寫入用戶約束文件才可以取得較滿意的效果。

　　在Virtex-4中共有16個(gè)BUFG，若都被使用且經(jīng)手動(dòng)優(yōu)化后仍不滿足要求 ，那么還可以使用ISE提供的Floorplanner工具，對(duì)設(shè)計(jì)的各個(gè)模塊手動(dòng)進(jìn)行位置擺放，使各個(gè)模塊盡量靠近自己所使用的時(shí)鐘樹。

　　代碼一致性

　　對(duì)于經(jīng)過(guò)FPGA驗(yàn)證的代碼而言，最擔(dān)心的是經(jīng)過(guò)驗(yàn)證的代碼和進(jìn)行流片的代碼不一致。導(dǎo)致這個(gè)現(xiàn)象產(chǎn)生的原因是多種的，其中版本控制和由于FPGA、ASIC專用器件不一致而引起的問(wèn)題是最常見的兩個(gè)問(wèn)題。前者不在本文的討論范圍，故在此略過(guò)。

　　對(duì)于經(jīng)過(guò)FPGA驗(yàn)證的代碼，為了能夠使被測(cè)代碼可以順利的在FPGA進(jìn)行驗(yàn)證，根據(jù)2.1節(jié)所述，一般都采取了FPGA專用的器件。這些FPGA專用器件在ASIC中是不存在的。為了解決這個(gè)問(wèn)題，我們通常采取"假代碼"(Fake Code)解決。

　　顧名思義，"假代碼"就是在代碼中保留FPGA專用器件的名稱和接口，但是在FPGA和ASIC中使用不同的器件內(nèi)核。該器件若在FPGA下使用則使用FPGA專用器件，若在ASIC下使用，則使用自己編寫的代碼。盡管這種做法仍然無(wú)法保證代碼的完全一致，但是卻最大限度的避免了代碼的差別。

　　結(jié)論

　　究竟使用EDA 仿真工具還是使用FPGA進(jìn)行流片前的功能驗(yàn)證一直是業(yè)內(nèi)討論的熱點(diǎn)話題，不同的設(shè)計(jì)、測(cè)試人員也有自己的觀點(diǎn)。本文針對(duì)使用FPGA進(jìn)行驗(yàn)證測(cè)試所遇到的一些問(wèn)題提出了相應(yīng)的解決方法，對(duì)于使用FPGA進(jìn)行驗(yàn)證測(cè)試的工程師有一定的參考意義。