摘要：定時同步是高速數(shù)據(jù)傳輸?shù)年P(guān)鍵技術(shù)也是難點問題。在對鎖相環(huán)數(shù)字化設(shè)計、DDS原理結(jié)構(gòu)和參數(shù)設(shè)計進行研究的基礎(chǔ)上，提出了一種基于DDS的高速定時同步方法，對該定時同步方法的原理結(jié)構(gòu)框圖進行了詳細的論述，對具體參數(shù)進行了設(shè)計。采用這種定時同步方法的高速解調(diào)器進行了原理實驗測試，取得了滿意的結(jié)果，所提出的定時同步方法對高速數(shù)據(jù)傳輸方案設(shè)計提供了參考。

　　關(guān)鍵詞：定時同步；鎖相環(huán)；高速傳輸；DDS

　　引言

　　在數(shù)字通信系統(tǒng)中，定時同步是接收機必須完成的一個重要工作，定時同步的好壞直接影響到數(shù)字接收機的性能。高速數(shù)據(jù)傳輸對定時同步提出了新要求，同步算法結(jié)構(gòu)必須簡單有效以降低器件速度限制。

　　定時同步通常采用3種基本方式實現(xiàn)：模擬方式、數(shù)字方式和混合方式。鑒于模擬電路所固有的穩(wěn)定性差、一致性差等問題，模擬方式目前已經(jīng)很少使用。數(shù)字方式采用一個獨立于發(fā)送端的時鐘對接收信號進行直接采樣，然后通過插值運算得到信號在最佳判決時刻的近似值。數(shù)字方式對采樣率要求較高，通常要求采樣率是符號速率4倍以上，對ADC有較高的要求?；旌戏绞酵ㄟ^提取接收信號中的時鐘誤差信息來調(diào)整ADC采樣時鐘，實現(xiàn)定時同步時鐘恢復(fù)?；旌戏绞骄邆鋽?shù)字方式結(jié)構(gòu)可靠、成本低、處理靈活等優(yōu)點，同時降低了對ADC的要求，采樣率只需要2倍符號速率，是高速定時同步的較好選擇。

　　所提出的高速定時同步方法采用了混合方式。ADC的采樣時鐘由DDS產(chǎn)生，DDS相當于鎖相環(huán)中的VCO。鎖相環(huán)的鑒相器、環(huán)路濾波是全數(shù)字的，在FPGA內(nèi)實現(xiàn)。定時同步是通過鎖相環(huán)閉環(huán)調(diào)整實現(xiàn)的。

　　1 定時同步數(shù)字鎖相環(huán)路設(shè)計

　　定時同步環(huán)路采用理想二階鎖相環(huán)。鎖相環(huán)由鑒相器、環(huán)路濾波器、壓控振蕩器（VCO）組成。理想二階環(huán)的鑒相器增益表示為Kd。環(huán)路濾波器傳遞函數(shù)為：

　　F（s）=K1+K2／s （1）

　　式中：K1為環(huán)路濾波器比例通路的增益系數(shù)；K2為環(huán)路濾波器積分通路的增益系數(shù)。

　　壓控振蕩器的傳遞函數(shù)為：

　　V（s）=Ko／s （2）

　　式中Ko為VCO的增益。

　　由式（1），式（2）可得到理想二階環(huán)的傳遞函數(shù)：

　　根據(jù)脈沖響應(yīng)不變法，由式（3）可得到理想二階鎖相環(huán)的數(shù)字域原理框圖如圖1所示。

　　圖1中環(huán)路濾波器的兩個參數(shù)C1，C2計算式為：

　　式中：ts為采樣周期。

　　阻尼系數(shù)為固定值通常取ζ=0．707，無阻尼固有頻率ωn的取值根據(jù)鎖相環(huán)頻率捕獲范圍確定，可取為與要求捕獲頻率相近的值。由式（4）計算出C1和C2即完成理想二階數(shù)字鎖相環(huán)的參數(shù)設(shè)計。