二進(jìn)制翻譯是一種直接翻譯可執(zhí)行二進(jìn)制程序的技術(shù)，能夠把一種處理器上的二進(jìn)制程序翻譯到另外一種處理器上執(zhí)行。它使得不同處理器之間的二進(jìn)制程序可以很容易的相互移植，擴(kuò)大了硬件/軟件的適用范圍，有助于打破處理器和支持軟件之間的相互扼制的局面。二進(jìn)制翻譯技術(shù)的優(yōu)點為：不需要重編譯源碼就可以實現(xiàn)軟件從舊平臺到新平臺的移植;快速為新機(jī)器提供軟件，包括移植操作系統(tǒng)和編譯器;充分利用新機(jī)器的特性優(yōu)化代碼;減少培訓(xùn)費用，因為使用的是相同的軟件，所以不必在新平臺上重新培訓(xùn)員工;降低了多平臺軟件的費用。

　　1 SOC架構(gòu)設(shè)計

　　1.1 處理器的確定

　　通用處理器與硬件邏輯是SoC設(shè)計的主流架構(gòu)。在一些需要大量數(shù)據(jù)處理的應(yīng)用中，這樣的架構(gòu)并不能滿足要求。實際上，由于不同的任務(wù)在很大程度上互相獨立運(yùn)行，可以將具有內(nèi)在執(zhí)行并行性的任務(wù)分解為緊密聯(lián)系的子任務(wù)，不同的內(nèi)核可以執(zhí)行不同的子任務(wù)，多核架構(gòu)在1個周期內(nèi)可以執(zhí)行多個指令。這種并行處理使得整個系統(tǒng)的性能與使用單核處理器串行處理相同任務(wù)相比，有了很大改進(jìn)。另外，多核架構(gòu)設(shè)計可以復(fù)用現(xiàn)有的單核處理器作為處理器核心，從而可以縮短設(shè)計和驗證周期，節(jié)省開發(fā)成本，符合SoC設(shè)計的基本思路。多核架構(gòu)是未來SoC發(fā)展的一個趨勢。

　　該設(shè)計采用雙核架構(gòu)，采用當(dāng)代流行的處理能力較好的ARM處理器ARM7TDMI-S和ARM926EJ-S，ARM內(nèi)核最大的優(yōu)勢在于高速度、低功耗。

　　ARM7TDMl-s具有3級流水線結(jié)構(gòu)，支持Win-dows CE，Linux等操作系統(tǒng)。ARM926EJ-S是ARM公司在2000年推出的功能最強(qiáng)大的ARM9處理器，實現(xiàn)5級流水，它與外部通信接口為雙AHB總線結(jié)構(gòu)，即指令A(yù)HB總線和數(shù)據(jù)AHB總線。該設(shè)計中ARMTDMI-S主要負(fù)責(zé)控制、操作系統(tǒng)平臺和任務(wù)的調(diào)度。ARM926EJ-S則主要負(fù)責(zé)各種任務(wù)的執(zhí)行。

　　1.2 使用的總線標(biāo)準(zhǔn)

　　由于SoC中集成了大量的IP核，設(shè)計的關(guān)鍵在于如何實現(xiàn)各IP模塊之間的互連。目前，SoC中IP核的互連一般采用總線結(jié)構(gòu)，通過消息通信。

　　采用ARM公司的AHB與APB為片上總線。AMBA總線體系結(jié)構(gòu)是當(dāng)前SoC體系設(shè)計結(jié)構(gòu)設(shè)計的開放標(biāo)準(zhǔn)，由于AMBA被越來越多的公司采用，已迅速成為SoC結(jié)構(gòu)和IP庫開發(fā)的標(biāo)準(zhǔn)。

　　在具體實現(xiàn)時，采用AHB加APB的兩級總線結(jié)構(gòu)。AHB用來支持高速設(shè)備，支持多主從設(shè)備。多個主設(shè)備之間通過仲裁機(jī)制保證優(yōu)先級，從設(shè)備通過地址譯碼機(jī)制被選中，并響應(yīng)主設(shè)備發(fā)起的總線事務(wù)。APB用支持基于寄存器訪問的低速設(shè)備。AHB與APB兩條總線通過總線橋連接在一起，實現(xiàn)兩條總線之間的協(xié)議轉(zhuǎn)換。圖1為SoC的系統(tǒng)結(jié)構(gòu)框圖。

　　1.3 各IP在系統(tǒng)中的功能

　　除了兩個處理器外，SoC中各IP核功能如下：翻譯模塊：實現(xiàn)將X86指令翻譯成為ARM指令的功能。

　　SMI：外部存儲與微處理器之間的橋梁，支持RoM作為系統(tǒng)的非易失性存儲介質(zhì)，支持片外SRAM作為系統(tǒng)的外圍高速存儲。

　　中斷控制器：用來支持系統(tǒng)內(nèi)部與外部的中斷控制，如中斷電平/邊沿觸發(fā)、中斷電平極性與中斷使能等。

　　Internal Memory：片內(nèi)SRAM，大小為1 KB，但可以通過修改Verilog的描述來改變其大小。

　　Default Slave：用于當(dāng)master訪問未定義的地址空間時，給出一個應(yīng)答信號。

　　Retry Slave：是一個可以產(chǎn)生重試回應(yīng)及等待命令的slave范例，若需要類似的模組，可以利用它來完成。

　　Watchdog：保證系統(tǒng)安全的監(jiān)控模塊，軟件需在預(yù)定的時間內(nèi)訪問相應(yīng)的寄存器，否則硬件將產(chǎn)生內(nèi)部信號自動復(fù)位。

　　GPIO控制器：用來支持?jǐn)U展外設(shè)，拓寬SoC的使用范圍。

　　Remap&Pause：主要分成兩個處理單元，前者負(fù)責(zé)控管地址是否重新對應(yīng)的機(jī)制，后者負(fù)責(zé)管理系統(tǒng)的省電模式。

　　TImer：定時器，支持捕獲、Matchout輸出、外部時鐘驅(qū)動。

　　2 X86到ARM二進(jìn)制翻譯模塊

　　該設(shè)計使用的翻譯模塊通過編寫Verilog HDL實現(xiàn)，能將部分X86指令翻譯成ARM指令，實現(xiàn)了某些X86應(yīng)用程序到ARM架構(gòu)的移植。圖2為解碼器內(nèi)部結(jié)構(gòu)圖。

　　該翻譯模塊首先從ROM中取出X86指令，翻譯成ARM指令后存人RAM中，所有指令翻譯完成后，翻譯模塊產(chǎn)生一個終端，使處理器執(zhí)行RAM中的指令。即所有指令先翻譯完成，處理器才執(zhí)行，該翻譯過程屬于靜態(tài)二進(jìn)制翻譯。其中Decoder是整個解碼模塊的核心，負(fù)責(zé)翻譯指令。Decoder模塊采用有限狀態(tài)機(jī)控制數(shù)據(jù)通路的方式實現(xiàn).根據(jù)指令的功能和尋址方式進(jìn)行狀態(tài)分類，然后輸出ARM指令。例如，把寄存器尋址的算術(shù)指令可分為一類：

　　ADD EAX，EBX

　　SUB EAX，EBX

　　因為這些指令的尋址方式一樣，功能近似，只是操作碼不一樣，可以歸并為一個狀態(tài)，在某一狀態(tài)內(nèi)建立映射關(guān)系翻譯成為ARM指令。

　　考慮到AHB總線可能處于比較忙碌的狀態(tài)，對于X86指令和翻譯出的ARM指令分別設(shè)置2個FIFO。FIFO1和FIFO2各自有2個存儲器，其中一個存儲指令，另一個存儲與指令對應(yīng)的地址。對FIFO進(jìn)行操作會同時對指令和地址進(jìn)行操作，以保持指令和地址的對應(yīng)。

　　此外，ARM核需要向解碼模塊發(fā)送信號，通過設(shè)置Communicate模塊中的寄存器控制指令譯碼器的工作：

　　設(shè)置X86指令的起始地址;設(shè)置X86指令的終止地址;設(shè)置ARM指令的初始存放地址;設(shè)置ARM指令復(fù)雜指令段的初始地址;設(shè)置使指令解碼器開始工作的標(biāo)志寄存器，高電平表示工作;判斷指令解碼是否結(jié)束，結(jié)束后向ARM核發(fā)送中斷;ARM核接收中斷信號后，將標(biāo)志寄存器置低，翻譯模塊結(jié)束本次工作。

　　本文的SoC系統(tǒng)中沒有使用DMA對X86指令和ARM指令進(jìn)行存取，而是由翻譯模塊主動進(jìn)行讀和寫。因而有2個Master總線接口，通過AHB _1_1inteRFace讀取X86指令，由AHB_2_1 interface將ARM指令寫入RAM中。Communicate模塊與總線的通信接口為Slave口，用于接收ARM核發(fā)送的4個地址，一旦接收到這4個地址，翻譯模塊中的start_flag信號置高，表示開始工作。

　　3 片上總線結(jié)構(gòu)

　　在ARM SoC體系結(jié)構(gòu)中，有Master和Slave這兩個重要的概念。Master是ARM SoC體系結(jié)構(gòu)中的主單元，他可以向總線發(fā)出請求并且對傳輸進(jìn)行初始化，例如對存儲器進(jìn)行讀/寫操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC體系結(jié)構(gòu)中的從單元，典型的Slave為片上或者片外存儲器，它們都有自己惟一的地址范圍。Master發(fā)起讀/寫操作時，在初始化中會給出讀/寫操作的地址，而地址譯碼器則根據(jù)這個地址決定哪個Slave被Master選中，然后相應(yīng)的Slave做出相應(yīng)。

　　在AHB系統(tǒng)中，若有2個Master常需要AccessBus，則系統(tǒng)的Performance必定會下降。為了解決這個問題。ARM提出了MulTI-layer AHB，其基本構(gòu)想是2個Master走不同的Bus去訪問Slave，如果訪問的Slave不同，則兩個Master可以同步的進(jìn)行Transfer。若彼此訪問一個Slave，則根據(jù)優(yōu)先級去判斷要先處理誰的Transfer。

　　該總線結(jié)構(gòu)使用了Multi_layerbus switch(BusMatrix)模塊。AHB BusMatrix的設(shè)計可以分為3個部分：輸入級、譯碼級和輸出級。圖3為該設(shè)計所使用的結(jié)構(gòu)，其中，輸入和輸出的個數(shù)可以根據(jù)系統(tǒng)的Master和Slave靈活調(diào)整。

　　可以看出，每個Layer都有一個譯碼器來決定Master要訪問哪一個Slave，通過多路選擇器實Master和Slave之間的Transfer。。每個Slave口都有自己的仲裁器，該仲裁器使用固定優(yōu)先級，最高優(yōu)先級的Layer可以優(yōu)先訪問對應(yīng)的Slave。

　　隨著系統(tǒng)中Master和Slave的增多，Busmatrix模塊的復(fù)雜度也會明顯增加，如果按照系統(tǒng)所有的Mas-ter和Slave的個數(shù)來確定輸入/輸出口的個數(shù)，Busma-trix將會非常復(fù)雜，因此對系統(tǒng)結(jié)構(gòu)進(jìn)行優(yōu)化變得非常必要。根據(jù)系統(tǒng)工作情況可以發(fā)現(xiàn)，翻譯模塊的Slave端口僅被ARM7核訪問，即向翻譯模塊存取指令所需的地址，控制其工作，該Slave可以看作是ARM7核私有的，而不被其他Master訪問。有些Slave只有在特殊情況下才被訪問，因此可以將多個Slave看作一個Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構(gòu)如圖4所示。

　　4 結(jié) 語

　　這里給出了一種具有X86到ARM二進(jìn)制翻譯和執(zhí)行功能的SoC系統(tǒng)。利用Multi-layer bus SWitch(BusMatrix)模塊實現(xiàn)Multi-layer?？偩€結(jié)構(gòu)，在多個核不訪問同一個Slave時，可以同時執(zhí)行各自功能，有效提高系統(tǒng)的性能，且該總線結(jié)構(gòu)的可擴(kuò)展性強(qiáng)。同時根據(jù)系統(tǒng)工作的特點，對總線結(jié)構(gòu)進(jìn)行了優(yōu)化，減小了總線的復(fù)雜度。